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学习笔记：FPGA之三⼈表决器
三⼈表决器的逻辑功能框架图
verilog代码：
module A4_Vote4
{
//输⼊端⼝
KEY1,KEY2,KEY3,
//输出端⼝
LED1,LED2,LED3,SEG_DATA,SEG_EN
};
input KEY1,KEY2,KEY3;//按键
output LED1,LED2,LED3；//led
output [5:0] SEG_EN;//数码管使能管脚
output reg [6:0] SEG_DATA;//数码管数据管脚
parameter SEG_NUM0=7h3f,//数字0
SEG_NUM1=7h06,//数字1
SEG_NUM2=7h5b,//数字2
SEG_NUM3=7h4f;//数字3
always @(*)
begin
case({KEY3,KEY2,KEY1})
3b000:SEG_DATA=SEG_NUM0;
3b001:SEG_DATA=SEG_NUM1;
3b010:SEG_DATA=SEG_NUM1;
3b011:SEG_DATA=SEG_NUM2;
3b100:SEG_DATA=SEG_NUM1;
3b101:SEG_DATA=SEG_NUM2;
3b110:SEG_DATA=SEG_NUM2;
3b111:SEG_DATA=SEG_NUM3;
default:SEG_DATA=SEG_NUM0;
endcase
end
assign LED1=!KEY1;
assign LED2=!KEY2;
assign LED3=!KEY3;
assign SEG_EN=6b011111;
endmodule
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