兰州大学《数字电子技术》课件-第3章组合逻辑电路.pptVIP

仍以四路数据选择器为例，讨论另一个较为复杂的并行信号赋值语句的例子，以便更详细地说明并行概念，下面是四输入数据选择器的第二个VHDL程序。例： LIBRARY ieee; USE ieee.std_logic_1164.all;ENTITY mux4 IS  PORT(I0,I1,I2,I3,A,B:IN std_logic;  Q :OUT std_logic);END mux4; ARCHITECTURE mux4_arc OF mux4 IS  SIGNAL sel :INTEGER ；BEGIN Q = I0 AFTER 10 ns WHEN sel= 0 ELSE  I1 AFTER 10 ns WHEN sel= 1 ELSE  I2 AFTER 10 ns WHEN sel= 2 ELSE  I3 AFTER 10 ns ; sel = 0 WHEN A= ‘0’ AND B= ‘0’ ELSE  1 WHEN A= ‘1’ AND B= ‘0’ ELSE 2 WHEN A= ‘0’ AND B= ‘1’ ELSE  3 ; END mux4_arc; 2.VHDL的进程行为 VHDL除了并行行为之外，还有顺序行为。顺序行为执行 的顺序是一个接在另一个之后严格执行。 顺序行为的语句存在于VHDL程序中的进程行为之中。 而进程行为之间是并行行为语句。 进程行为语句的一般形式如下： 进程标号 ：PROCESS 敏感信号表 进程说明区 BEGIN 语句部分 WAIT ON 敏感信号表 ； WAIT UNTIL 条件表达式 ； WAIT FOR 时间表达式 ； END PROCESS; 整个实体模块中的每个进程行为语句，可以在任何时候被 激活，所有被激活的进程是并行执行的。 下面举一个3线-8线通用译码器程序的例子，说明进程语句如何工作。 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.all; ENTITY decoder IS  PORT(sel : IN UNSIGNED(2 DOWNTO 0);  dout : OUT UNSIGNED(7 DOWNTO 0)); END decoder; ARCHITECTURE decoder_arc OF decoder IS  SIGNAL sel1 :INTEGER;  BEGIN  PROCESS(sel)  BEGIN sel1 = CONV_INTEGER(sel);  CASE sel1 IS  WHEN 0 = dout = (‘0’,’0’,’0’,’0’,’0’,’0’,’0’,’1’) AFTER 5 ns; WHEN 1 = dout = (‘0’,’0’,’0’,’0’,’0’,’0’,’1’,’0’) AFTER 5 ns;  WHEN 2 = dout = (‘0’,’0’,’0’,’0’,’0’,’1’,’0’,’0’) AFTER 5 ns;  WHEN 3 = dout = (‘0’,’0’,’0’,’0’,