数字电路教案阎石 第七章.docxVIP

第七章．半导体存储器 概述 只读存储器（ ROM） 掩模只读存储器 可编程只读存储器（ PROM） 可擦除的可编程只读存储器（ EPROM） 一． EPROM 二． E 2PROM 三． Flash Memory 随机存储器（ RAM） SRAM DRAM 存储器容量的扩展 位扩展方式 字扩展方式 用存储器实现组合逻辑函数 用可编程逻辑阵列（ PLA）实现组合逻辑函数 可编程逻辑阵列就其典型电路结构形式而言，可以看成是由一个与门阵列和一一个或门阵列组成的。见下图。 A0 A0 A1 An … … 与门阵列 P 0 P ………… 1 P2 P m Z Z 或门阵列 … … Z 1 l 与门阵列由若干与门组成，它实现对输入信号 A 0 A 中有关变量的与运算，其输出P n 0 P 是 m 一些由变量作为因子组成的乘积项，或门阵列由若干或门组成，它实现对 P 0 P 中有关乘积项的 m 或运算，其输出 Z 0 Z 就是一些由乘积项组成的逻辑函数。而且，在与门阵列中应该将哪些变量 l 相乘，在或门阵列中应该将哪些乘积项相加，是完全由使用者设计决定，依次把这样的与或门阵列叫做可编程逻辑阵列。 从例 7.5.2 我们发现，用 ROM 产生组合逻辑函数时，存储单元的利用率 往往很低。由表 7.5.3 可知，Y , Y 1 2 , Y , Y 3 4 中只包含最小项： m 2 , m , m 3 4 , m , m , m 6 7 10 , m 和 m 14 15 ，因而存储矩阵只要这 8 列就够了。因此，地址译码器只需给出w 2 , w , w 3 4 , w , w , w , w , w 6 7 10 14 15 这 8 个地址信号。倘若把地 址译码器改成部分最小项译码器，仅挑选逻辑函数中所包含的最小项译出，那么译码矩阵将能大大压缩。这对于提高器件的利用率，节省芯片的面积是非常不利的。 这种译码矩阵和存储矩阵均可变成的电路就叫做可编程逻辑阵列，简称 PLA。 下图为 PLA 的结构示意图。它包含一个与逻辑阵列和一个或逻辑阵列。与逻辑阵列可将逻辑函. 数所用的最小项或若干最小项合并后的乘积项译出，或逻辑阵列再把这些最小项或最小项之和的信号有选择地组合，得到所需的逻辑函数。 ABCD ABCD ABCD ABCD ABCD ABCD A B C D 或阵列 ABCD ABCD 与阵列 Y1 Y2 Y3 Y4 比较上图和书中图 7.5.2 即可看出，用 ROM 产生式(7.5.2)的逻辑函数时，译码矩阵和存储矩阵共需要 8*16+4*16=192 个存储单元，而用 PLA 产生同样的逻辑函数只需要 8*8+4*8=96 个存储单元，少用一半。 实际上上图还可简化，因为 m 和 m 6 7 仅同时存在于Y 和 Y 1 2 中，所以可将它们合并译码，使与逻 辑阵列和或逻辑阵列皆减少一列存储单元。 为了方便用户选用，同时也为了降低成本，PLA 也为预先制造系列化的定型产品。具体内容见书中的第八章。