十一讲VerilogHDL基础知识.ppt

《 E D A 技 术》 课 程 教 学;第十一讲 Verilog HDL基础知识;;一、什么是Verilog HDL？;二、Verilog HDL语言的主要特征 ;;4、Verilog HDL语言是并发的，即具有在同一时刻执行多任务的能力，因为但在实际硬件中许多操作都是在同一时刻发生的。 一般来讲，计算机编程语言是非并行的，;三、为什么要用Verilog HDL？;例9. 1 八位加法器的Verilog HDL源代码;例11.2 8位二进制加法计数器;仿真： 在MAX+PLUSII开发软件仿真;一.模块的概念;二.模块的结构;结构型描述 系统级 行为描述级 算法级 寄存器级 数据流描述 混合型描述;在Verilog HDL中可使用如下结构部件： 用户自定义的模块。 用户自定义元件UDP。 内置门级元件。 内置开关级元件;（1）Verilog HDL常用门的关键字;（2） 调用门原语的句法：;（3）数据选择器的结构型描述程序清单 ;3、例2 ：边沿D触发器的结构型描述;（二） 数据流型描述 ;（三） 行为级描述;（四） 混合型描述 ;例、双向三态端口的描述; 双向管脚在仿真图中拆分二个;常用词法：;一.数字;4种进制表示方式：;二. 常量;module counter8 (out, cout, data, load, cin, clk); parameter count_bits=8; output [count_bits :1] out; output cout; input load, cin, clk; input [count_bits :1] data; reg [count_bits :1] out; always @(posedge clk) begin if (load) out= data; else out = out + cin; end assign cout=outcin; endmodule;一、分类：;（一）nets型;1、wire型变量： ;2、wire型变量的定义;（二）register型：;语法：;= =与= = =区别： 例： a=5b11x01, b= 5b11x01则： (a= =b)=x; (a= = =b)=1;类别;二、运算符的优先级：;一分类：;initial;（2）posedge与negedge关键字;注意： 异步控制时，块内逻辑描述要与敏感信号表达式一致;二 initial过程块;11.6.1 常用赋值语句;2. 过程赋值语句:常用于对reg型变量进行赋值;（2）阻塞赋值和非阻塞赋值的区别：;module block (c, a,b,clk); output c,b; input a,clk; reg c,b; always @(posedge clk) begin b=a; c=b; end endmodule;11.7.1 if-else语句;例11.6 模为60的BCD码同步计数器;（4）程序清单;（5）仿真：;module count60(qout,cout,data,load,cin,reset,clk); parameter MODULUS=8h59; output[7:0] qout; output cout; input[7:0] data; input load,cin,reset,clk; reg [7:0] qout; assign cout=(qout==MODULUS)cin;//进位 always @(posedge clk) begin if(reset) qout=0; else if(load) qout=data;//同步置数 else if(cin) //cin=1,计数cin=0,保持 begin if(qout==MODULUS) qout=0 ; else if (qout[3:0]==9) begin qout[3:0]=0;qout[7:4]=qout[7:4]+1; end