一个简单的VHDL程序.pptxVIP

VHDL程序结构和要素;一个简单的VHDL程序;VHDL程序的基本结构;3 结构体 用来描述前面定义的实体内部结构和逻辑功能。结构体必须和实体相联系，一个实体可以有多个结构体。他的运行是并行的。 格式： Architecture 结构体名 of 实体名 is [说明语句] Begin [功能描述语句] End 结构体名；;VHDL结构体的三种描述方法;（2）结构体描述方法 从实体的硬件结构方面描述，包含元件的说明。元件之间的互连说明。采用的基本语句是元件例化语句或生成语句。这要求设计者具有较好的硬件基础例：用VHDL语言的结构描述法描述2选1数据选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY and21 IS PORT(i0,i1 : IN STD_LOGIC; q: OUT STD_LOGIC ); END ENTITY and21; ARCHITECTURE one OF and21 IS BEGIN q=i0 AND i1; END ARCHITECTURE one; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or21 IS PORT(i0,i1 : IN STD_LOGIC; q: OUT STD_LOGIC ); END ENTITY or21; ARCHITECTURE one OF or21 IS BEGIN;q=i0 OR i1; END ARCHITECTURE one; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY inv21 IS PORT(i0 : IN STD_LOGIC; q: OUT STD_LOGIC ); END ENTITY inv21; ARCHITECTURE one OF inv21 IS BEGIN q= (NOT i0); END ARCHITECTURE one; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21 IS PORT( a,b : IN STD_LOGIC; s: IN STD_LOGIC; y: OUT STD_LOGIC ); END ENTITY mux21;;ARCHITECTURE struct OF mux21 IS COMPONENT and21 --元件调用语句 PORT (i0,i1 : IN STD_LOGIC; q : OUT STD_LOGIC); END COMPONENT; COMPONENT or21 PORT (i0,i1 : IN STD_LOGIC; q: OUT STD_LOGIC); END COMPONENT; COMPONENT inv21 PORT (i0 : IN STD_LOGIC; q : OUT STD_LOGIC); END COMPONENT; SIGNAL tmp1,tmp2,tmp3:STD_LOGIC; BEGIN u1: and21 PORT MAP (b, s,tmp1);--端口映射语句，标号名不省略 u2: inv21 PORT MAP(s,tmp2); u3: and21 PORT MAP (a,tmp2,tmp3); u4: or21 PORT MAP(tmp1,tmp3,y); END ARCHITECTURE struct;;程序中要用到的2输入与门、或门非门，必须预先设计好，通过编译后放入用户工作库里。 （3）数据流程描述法 也称为RTL（寄存器传输级）描述方式，类似于布尔方程 这种描述主要是反映数据经过一定的逻辑运算后在输入和输出间的传递。 举例：采用数据流描述方式2选1多路选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21 IS PORT( a,b : IN STD_LOGIC; s : IN STD_LOGIC; y : OUT STD_LOGIC ); END ENTITY mux21; ARCHITECTURE dataflow OF mux21 IS BEGIN y=(a AND (NOT s)) OR (b AND s); END ARCHITECTURE dataflow;;VHDL的语言的要素;变量 是一个局部量，只能在进程和子程序中使用。作用是在进程中作为临时的数据存储单元。变量的赋值是立即发生的，而不存在任何延时。 变量的定义：variable 变量名：数据类型：=初始值； 例：variable temp:bit; 与常量不同，它可以多次赋值。赋值的表达式表述：目标变量