北邮数电实验VHDL源代码2013年.docVIP

北邮数电实验VHDL源代码完好版 注：北邮信通院数电实验，大二下共四次实验，以下为四次实验 的完好代码，仅供参照，希望学弟学妹在抄代码的时候认识每一 行代码的含义。知识是自己的。别忘了，北邮的将来靠你们。 注意事项：1学校部分电脑打不开07版word文件（后缀docx）， 建议大家准备一份TXT以防万一 运转犯错时可能是你输入有误，比方中文和英文符号弄错了 数电实验很简单，但要心细，必定要按老师说的做 数电实验报告千万不要剽窃，老师判断力很强 实验一： 半加器老师会给出，全加器是绘图，怎么画书上有，不用源代码。 实验二： （1）3位二进制数比较器 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYcomp3IS PORT(A:INSTD_LOGIC_VECTOR(2DOWNTO0); B:INSTD_LOGIC_VECTOR(2DOWNTO0); YA,YB,YC:OUTSTD_LOGIC); ENDcomp3; ARCHITECTUREbehaveOFcomp3IS BEGIN PROCESS(A,B) BEGIN IF(AB)THEN YA=1;YB=0;YC=0; ELSIF(AB)THEN YA=0;YB=1;YC=0; ELSE YA=0;YB=0;YC=1; ENDIF; ENDPROCESS; ENDbehave; （2）4选1数据选择器 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYmux4IS PORT(A:INSTD_LOGIC_VECTOR(1DOWNTO0); D0,D1,D2,D3:INSTD_LOGIC; Y,YB:OUTSTD_LOGIC); ENDmux4; ARCHITECTUREbehaveOFmux4IS BEGIN PROCESS(A,D0,D1,D2,D3) BEGIN CASEAIS WHEN00=Y=D0;YB=NOTD0; WHEN01=Y=D1;YB=NOTD1; WHEN10=Y=D2;YB=NOTD2; WHEN11=Y=D3;YB=NOTD3; WHENOTHERS=Y=Z;YB=Z; ENDCASE; ENDPROCESS; ENDbehave; （3）8421码变换为格雷码 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYtrans1IS PORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0); B:OUTSTD_LOGIC_VECTOR(3DOWNTO0)); ENDtrans1; ARCHITECTUREtrans_grayOFtrans1IS BEGIN B(0)=A(0)XORA(1); B(1)=A(1)XORA(2); B(2)=A(2)XORA(3); B(3)=A(3); ENDtrans_gray; （4）8421码变换为余三码 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYsunyu_trans2IS PORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0); B:OUTSTD_LOGIC_VECTOR(3DOWNTO0)); ENDsunyu_trans2; ARCHITECTUREtrans_ex3OFsunyu_trans2IS BEGIN PROCESS(A) BEGIN CASEAIS WHEN0000=B=0011; WHEN0001=B=0100; WHEN0010=B=0101; WHEN0011=B=0110; WHEN0100=B=0111; WHEN0101=B=1000; WHEN0110=B=1001; WHEN0111=B=1010; WHEN1000=B=1011; WHEN1001=B=1100; WHENOTHERS=B=ZZZZ; ENDCASE; ENDPROCESS; ENDtrans_ex3; （5）数码管译码器 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYsunyu_encoderIS PORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0); B:OUTSTD_LOGIC_VECTOR(6DOWNTO0); C: