EDA课程设计——数字时钟 2资料.docxVIP

EDA 课程设计报告 设计题目： 专 业： 姓 名： 学 号： 指导老师： 数字时钟设计通信技术瞿鹏航虞沧 PAGE PAGE 10 前 言 随着基于 PLD 的 EDA 技术的发展和应用领域的扩大和深入，EDA 技术在电子信息、通信、自动控制及计算机应用领域的重要性日益提高。 作为现在的大学生应熟练掌握这门技术，为以后的发展打下良好的基础，本实验设计是应用 QuartusII 环境及 VHDL 语言设计一个时间可调的数字时钟。使自己熟练使用 QuartusII 环境来进行设计，掌握 VHDL 语言的设计方法。要注重理论与实践之间的不同，培养自己的实践能力！ 一、课程设计任务及要求 实验目的 掌握 VHDL 语言的基本运用 掌握 QuartusII 的简单操作并会使用 EDA 实验箱 掌握一个基本 EDA 课程设计的操作 功能设计 有时、分、秒计数显示功能,小时为 24 进制,分钟和秒为 60 进制以 24 小时循环计时 设置复位、清零等功能 有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间 时钟计数显示时有 LED 灯显示； 二、整体设计思想 性能指标及功能设计 时、分、秒计时器 时计时器为一个 24 进制计数器，分、秒计时器均为 60 进制计数器。当秒计时器接受到一个秒脉冲时，秒计数器开始从 1 计数到 60，此时秒显示器将显示 00、01、02、...、59、00；每当秒计数器数到 00 时，就会产生一个脉冲输出送至分计时器，此时分计数器数值在原有基础上加 1，其显示器将显示 00、01、02、...、59、00；每当分计数器数到 00 时，就会产生一个脉冲输出送至时计时器，此时时计数器数值在原有基础上加1，其显示器将显示00、01、02、...、23、00。即当数字钟运行到 23 点 59 分 59 秒时，当秒计时器在接受一个秒脉冲，数字钟将自动显示 00 点 00 分 00 秒。 校时电路 当开关拨至校时档时，电子钟秒计时工作，通过时、分校时开关分别对时、分进行校对， 开关每按 1 次，与开关对应的时或分计数器加1，当调至需要的时与分时，拨动reset 开关， 电子钟从设置的时间开始往后计时。 总体方框图 三、详细设计 数字钟的基本工作原理： 时基 T 产生电路 数字钟以其显示时间的直观性、走时准确性作为一种计时工具，数字钟的基本组成部分离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。 由晶振产生的频率非常稳定的脉冲，经整形、稳定电路后，产生一个频率为 1Hz 的、非常稳定的计数时钟脉冲。 调时、调分信号的产生 由计数器的计数过程可知，正常计数时，当秒计数器（60 进制）计数到 59 时， 再来一个脉冲，则秒计数器清零，重新开始新一轮的计数，而进位则作为分计数器的计数脉冲，使分计数器计数加 1。现在我们把电路稍做变动：把秒计数器的进位脉冲和一个频率为 2Hz 的脉冲信号同时接到一个 2 选 1 数据选择器的两个数据输入端，而位选信号则接一个脉冲按键开关，当按键开关不按下去时（即为 0），则数据选择器将秒计数器的进位脉冲送到分计数器，此时，数字钟正常工作；当按键开关按下去时（即为 1），则数据选择器将另外一个 2Hz 的信号作为分计数器的计数脉冲，使其计数频率加快，当达到正确时间时，松开按键开关，从而达到调时的目的。调节小时的时间也一样的实现。 计数显示电路 由计数部分、数据选择器、译码器组成，是时钟的关键部分。 1、计数部分：由两个 60 进制计数器和一个 24 进制计数器组成，其中 60 进制计数器可用 6 进制计数器和 10 进制计数器构成；24 进制的小时计数同样可用 6 进制计数器和 10 进制计数器得到：当计数器计数到 24 时，“2”和“4” 同时进行清零，则可实现 24 进制计数。 2、数据选择器：84 输入 14 输出的多路数据选择器，因为本实验用到了 8 个数码管（有两个用来产生隔离符号‘—’）。 3、译码器：七段译码器。译码器必须能译出‘—’，由实验二中译码器真值表可得：字母F 的 8421BCD 码为“1111”，译码后为“1000111”，现在如果只译出‘—’，即字母 F 的中间一横，则译码后应为“0000001”，这样，在数码管上显示的就为‘—’。 设计思路 根据系统设计要求,系统设计采用自顶向下设计方法,由时钟分频部分、计时部分、按键部分调时部分和显示部分五个部分组成。这些模块都放在一个顶层文件中。 时钟计数： 首先下载程序进行复位清零操作,电子钟从 00：00：00 计时开始。sethour 可以调整时钟的小时部分, setmin 可以调整分钟,步进为 1。 由于电子钟的最小计时单位是 1s,因此提供给系统的内部的时钟频率应该大于 1H