数字电路实验计数器.docx

实验八 计数器 一、实验目的 熟悉由集成触发器构成的计数器电路及其工作原理。 熟悉掌握常用中规模集成电路计数器及其应用方法。 二、实验原理和电路 所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。 计数器种类繁多。根据计数体制的不同，计数器可分成二进制（即 2”进制） 计数器和非二进制计数器两大类。在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也可递减的。根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲 （CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP） 输入端。 异步二进制加法计数器 异步二进制加法计数器是比较简单的。图是由 4 个 JK（选用双 JK74LS112） 触发器构成的 4 位二进制（十六进制）异步加法计数器，图和（c）分别为其状态图和波形图。 对于所得状态图和波形图可以这样理解：触发器 FF （最低位）在每个计 O 数沿（CP）的下降沿（1 → 0）翻转，触发器 FF1 的 CP 端接 FF0 的 Q0 端，因而当 FF （Q ）由 1→ 0 时，FF 翻转。类似地，当FF （Q ）由 1→0 时，FF 翻转，FF O O 1 1 1 2 2 （Q2）由 1→0 时，FF3 翻转。 4 位二进制异步加法计数器从起始态 0000 到 1111 共十六个状态，因此，它 是十六进制加法计数器，也称模 16 加法计数器（模 M=16）。 16 15 14 13 12 11 10 9 16 15 14 13 12 11 10 9 74LS112 1 2 3 4 5 6 7 8 图8-2 74LS112外引脚接线图 从波形图可看到，Q0 的周期是 CP 周期的二倍；Q1 是 Q0 的二倍，CP 的四倍； Q2 是 Q1 的二倍，Q0 的四倍，CP 的八倍；Q3 是 Q2 的二倍，Q1 的四倍，Q0 的八倍，CP 的十六倍。所以 Q0 、Q1、Q2、Q3 分别实现了二、四、八、十六分频， 这就是计数器的分频作用。 异步二进制减法计数器 异步二进制减法计数器原理同加法计数器，只要在图（ a）所示加法计数器逻辑电路中将低位触发器Q 端接高位触发器 CP 端换成低位触发器Q 端接高位触发器 CP 端即可。 图为异步二进制减法计数器。 如果有 D 触发器，则可把 D 触发器光转换成 T’触发器，然后根据 74LS74 D 触发器是上升沿触发，画出逻辑电路图。用 74LS74 构成的 4 位二进制计数器逻辑电路如图所示， 其它进制计数器 在很多实际应用中，往往需要不同的计数进制满足各种不同的要求。如电子钟里需要六十进制、二十四进制，日常生活中的十进制，等等。 0 1FF2 3在图中虚线所示，我们只要把 Q3 和 Q1 通过与非门接到 FF 、FF 、 0 1 FF 2 3 d四个触发器的清零端 R? ，即可实现从十六进制转换为十进制计数器。如要实 d 现十四进制计数器，可以把Q3、 Q2 、Q1 相“与非”后，接触发器FF3~FF0 的清 d零端 R? 。同理可实现其它进制的异步计数器。 d “8421 码”十进制计数器是常用的，图为下降沿触发的 JK 触发器构成的异步十进制计数器（8421 码）。 要组成 100 进制（8421 码）计数器可以把两个 8421 计数器级联起来即可实现。 集成计数器 在实际工程应用中，我们一般很少使用小规模的触发器去拼接而成各种计数器，而是直接选用集成计数器产品。例如 74LS161 是具有异步清零功能的可预置数 4 位二进制同步计数器。74LS193 是具有带清除双时钟功能的可预置数 4 位二进制同步可逆计数器。图为 74LS161 惯用逻辑符号和外引脚排列图。表为 74LS161 的功能表。 由表可知，74LS161 具有下列功能： ① C?R =0，不管其它输入端为何状态，输出均为 0。 0 3 0 3② C?R =1， L?D =0，在 CP 上升沿时，将d ~d 置入 Q ~Q 0 3 0 3 T P③ C?R = L?D =1，若 CT =CT =1，对 CP T P P④ C?R = L?D =1，若 CT . =0,计数器保持。 P 进位 CO 在平时状态为 0，仅当 CTT=1 且 Q0~Q3 全为 1 时，才输出 1（CO= CTT.Q3. Q2. Q1 .Q0）。 体现 74LS193 功能的波形图如图所示，其主要功能如下： ① CR=1