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8.3.1 VHDL状态机的一般形式 8.3 有限状态机的VHDL设计 4.辅助进程 辅助进程用于配合状态机工作的组合进程或时序进程。例如为了完成某种算法的进程或用于配合状态机工作的其他时序进程，或为了稳定输出设置的数据锁存等。 8.3.1 VHDL状态机的一般形式 8.3 有限状态机的VHDL设计 5.由两个主控进程构成的状态机 8.3.1 VHDL状态机的一般形式 8.3 有限状态机的VHDL设计 5.由两个主控进程构成的状态机 在此例的模块说明部分，定义了五个文字参数符号（s0，s1，s2，s3，s4），代表五个状态。对于此程序，如果异步清零信号reset有一个复位脉冲，当前状态即可被异步设置成s0；与此同时，启动组合过程，“执行”条件分支语句。图8.3.2是此状态机的工作状态转换图。 8.3.1 Moore状态机 8.3 有限状态机的VHDL设计 从输出时序上看，Moore型状态机属同步输出状态机。Moore型状态机的输出仅为当前状态的函数，这类状态机在输入发生变化时还必须等待时钟的到来，时钟使状态发生变化时才导致输出的变化 8.3.1 Moore状态机 8.3 有限状态机的VHDL设计 设某状态机的状态为两态（s0和s1），在当前状态为s0时，要求只要时钟有效边沿到来，不管输入变量的逻辑值是什么，状态机的状态必须转为下一个状态s1；而当前状态为s1时，如果输入变量不为“1”，则当前状态始终维持不变，即保持s1，直到输入变量为“1”时，状态才转到s0。状态机当前状态为s0时，输出变量为“0”；当前状态为s1时，输出变量为“1”，即该状态机的输出仅由当前状态决定 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity statmach is Port （ clk，input，reset : in bit; output : out bit）; end statmach; architecture Behavioral of statmach is type state_type is （s0，s1）; --定义两个状态（S0，S1）的数据类型 signal state :state_type; --信号state定义为state_type类型 begin process（clk） begin if reset=1 then state=s0; --当复位信号有效时，状态回到s0 elsif （clkevent and clk=1） then case state is when s0= state=s1; --当前状态为s0，则时钟上升沿来后转变为下一个状态 when s1= if input=1 then state=s0; else state=s1; --当前状态为S1，则时钟上升沿到达时根据输入信号input的取值情况决定下一状态的是保持S1还是回到S0 end if; end case; end if ; end process; output=1 when state=s1 else 0 ; --根据当前状态决定输出 end Behavioral; 8.3.1 Mealy状态机 8.3 有限状态机的VHDL设计 Mealy型状态机的输出逻辑不仅与当前状态有关，还与当前的输入变量有关，输入变量的作用不仅是与当前状态一起决定当前状态的下一状态是什么，还决定当前状态的输出变量的逻辑值。 一个基本的Mealy状态机应具有以下信号：脉冲输入clk；输入变量input；输出变量output；状态复位reset。 8.3.1 Mealy状态机 8.3 有限状态机的VHDL设计 Mealy型状态机的输出逻辑不仅与当前状态有关，还与当前的输入变量有关，输入变量的作用不仅是与当前状态一起决定当前状态的下一状态是什么，还决定当前状态的输出变量的逻辑值。 一个基本的Mealy状态机应具有以下信号：脉冲输入clk；输入变量input；输出变量output；状态复位reset。 8.3.2 有限状态机一般设计方法 8.3 有限状态机的VHDL设计 一、状态编码方式 (1)二进制码 (2)格雷码 (3)独热码 由于大多数FPGA内部的触发器数目相当多，又加上独热码状态机（one-hot-state machine）的译码逻辑最为简单，所以在设计采用FPGA实现的状态机时往往采用