4-组合逻辑电路.pptVIP

谢 谢！ 二、多位数值比较器 比较两个多位数，应先从高位开始，逐位比较： 例如：A=A3A2A1A0 B=B3B2B1B0 ① 首先比较A3和B3 , 如A3B3=10, 则AB； 如A3B3=01, 则AB; 如A3B3=00或11(相等)，则比较A2和B2; ② 比较A2和B2 , 如A2B2=10, 则AB； 如A2B2=01, 则AB; 如A2B2=00或11 (相等), 则比较A1和B1; ③ 比较A1和B1 , 如A1B1=10, 则AB；如A1B1=01，则AB; 如A1B1=00或11 (相等), 则比较A0和B0; ④ 比较A0和B0 , 如A0B0=10, 则AB；如A0B0=01，则AB; 如A0B0=00或11 (相等), 则A=B。 多位数值比较器集成电路 7485为带级联输入的4位数值比较器 多位数值比较器集成电路 7485为带级联输入的4位数值比较器 74LS85芯片的逻辑电路图 多位数值比较器集成电路 [例4.4.6] 试用两片74LS85组成一个8位数值比较器。 解： 参考学习过的有关74LS85逻辑符号、真值表知识进行分析与设计，数值比较是从高位开始比较，因此，将两个数的高四位部分放在74LS85（1）上进行比较，低四位部分放在74LS85（0）上比较，通过把74LS85芯片（0）的输出接入片（1）的三个扩展端口，就可以进行8位数值比较了，由于片（0）是低四位，没有来自更低数位比较的结果了，设置IA＞B=0、IA＜B=0、IA=B=1。 [例4.4.7] 如图4.4.30是应用6片74LS85芯片（标号分别为：#1、#2、#3、#4、#5、#6）设计的一个逻辑功能电路，结合所学的74LS85逻辑符号和功能描述等知识，分析该电路的逻辑功能。 解： 从图4.4.30中可以分析出，这种连接方式以并联方式为主，是一种应用并行扩展的方式进行二进制数值比较的方法，芯片#1、#2、#3、#4分别设计位二个5bits数值比较，4片比较二个4×5bits=20bits数值，#5为最低位，设计为二个4位数值比较，因此该电路可以并行比较二个20+4=24bits（two 24-bit）的二进制数，#6芯片的数值输入端分别与#1、#2、#3、#4的输出端OA＞B、OA＜B连接，从高位到几位进行数值比较。#6芯片的级联输入端IA＞B、IA＜B、IA=B与#5芯片输出端串联，当#1、#2、#3、#4结果都相等前提条件下，才能比较最低位(A3A2A1A0，B3B2B1B0)的最终结果。 （1）#1芯片比较二个5-bit二进制数A19A20A21A22A23，B19B20B21B22B23; （2）#2芯片比较二个5-bit二进制数A18A17A16A15A14，B18B17B16B15B14; （3）#3芯片比较二个5-bit二进制数A13A12A11A10A9，B13B12B11B10B9; （4）#4芯片比较二个5-bit二进制数A8A7A6A5A4，B8B7B6B5B4; （5）#5芯片比较二个4-bit二进制数A3A2A1A0 ，B3B2B1B0; 因此，该电路的主要功能是比较2个24-bit的二进制数值A和B的大小，比较结果从#6芯片的OA＞B、OA＜B、OA=B输出。当A＞B时，OA＞B=1，其余输出状态为0；当A＜B时，OA＜B=1，其余输出状态为0；当A=B时，OA=B=1，其余输出状态为0。 与例题4.4.6中的串联扩展方式相比，电路比较速度得到提升，比较位数也增加了。 4.4.1 加法器 半加器：加数和被加数作为输入，和数与进位作为输出的装置。 全加器：被加数、加数与低位的进位作为输入，和数与进位作为输出的装置。 一、加法器的基本单元电路 半加器（HA） 加法器的基本单元电路 全加器（HA） 实际参加一位数相加，必须有三个输入，它们是： 本位加数 Ai Bi； 低位向本位的进位Ci-1； 输出结果为： 本位和Si； 本位向高位的进位Ci 加法器的基本单元电路 全加器 加法器的基本单元电路 全加器 二、更复杂的加法器 1、波纹进位加法器 可以使用多个一位全加器来构成N位加法器，其中对应低位的全加器将其进位输出信号CO连接到高一位的全加器的进入输入端CI。这种构成多位加法器的形式被称为“波纹进位加法器（ripple-carry adder）”，“波纹”形象地描述了进位信号依次向前传递的情形。 2、超前进位加法器 超前进位加法器：第i位的进位输入信号是两个加数第i位以前各位（0 ~ j-1）的函数，可在相加前由A，B两数确定。 全加器的进位表达式： 令： 则： Ci=(AiBi+AiBi)Ci-1+AiBi =AiBi+(Ai