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vhdl五人表决器实验 实验课名称:VHDL硬件描述语言 实验项目名称:五人表决器 专业名称:电子科学与技术 班级:*** 学号:*** 学生姓名:*** 教师姓名:*** __2010__年_11_月_06_日 组别_____________________同组同学_______________________ 实验日期_____年___月___日 实验室名称______________成绩_____ 一、实验名称: 五人表决器 二、实验目的与要求: 实验目的:设计一个五人表决器，掌握异步清零以及锁存器的工作机制，掌 握QuartusII软件的使用方法以及GW48型SOPC开发平台中的输入输出模式配置 方法。 实验要求:通过VHDL编程，实现一个五人表决器，要求有5个表决输入端、 1个清零端、1个锁存端、表决结果显示端，具体接口说明如下图所示: v_in:表决信号输入端，高电平为赞成， 低电平为反对; lock:判决锁存信号，上升沿表决结束， 锁存表决输入信号，并计算输出表决信息; clr:清零信号，高电平有效，进入新的一 次表决过程; v_over:表决结束信号，高电平有效，清 零信号有效后，此信号为低电平。 num_agr:BCD码输出显示表决结果中赞成的人数; num_opp:BCD码输出显示表决结果中反对的人数; v_out:对应