数字逻辑与部件设计-大型寄存器设计.pptxVIP

Chapter 8 Design at the Register Transfer Level寄存器传输级 设计;8.1 Introduction 引言 8.2 Register Transfer Level Notation 寄存器传输级定义 8.3 Register Transfer Level in HDL HDL的寄存器传输级描述 8.4 Algorithmic State Machines 算法状态机 8.5 Design Example 设计举例 8.6 HDL Description of Design Example 设计举例的HDL描述 8.7 Sequential Binary Multiplier 时序二进制乘法器 8.8 Control Logic 控制逻辑 8.9 HDL Description of Binary Multiplier 二进制乘法器的HDL描述 8.10 Design with Multiplexers 用数据选择器进行设计;数字系统：门 + 触发器 构成的时序逻辑系统。 时序电路：采用状态表描述。 复杂系统的状态过多，状态表无法描述。 采用模块化设计方法： 系统被分割成子系统（模块） 每个模块完成一定的功能 每个模块由寄存器、译码器、数据选择器、算术运算单元、控制逻辑...... 通过共用数据和控制端，将不同的模块连接成一???完整的数字系统 模块：一组寄存器以及对存储在寄存器中信息的操作。;寄存器是数字系统的基本部件。 数字系统中的模块：一组寄存器，以及对存储在寄存器中信息的操作。 寄存器传输级（RTL）有三个条件： 系统中有一组寄存器 操作存储在寄存器中的数据：移位、计数、复位、预置... 系统中有控制操作时序的信号 4类操作： 将数据从一个寄存器传送给另一个寄存器的传送操作； 对寄存器中的数据进行算术运算； 对寄存器中的非数值数据执行按位操作的逻辑运算； 对寄存器间的数据进行移位操作。 ;5;8.1 Introduction 引言 8.2 Register Transfer Level Notation 寄存器传输级定义 8.3 RTL in HDL HDL的寄存器传输级描述 8.4 Algorithmic State Machines 算法状态机 8.5 Design Example 设计举例 8.6 HDL Description of Design Example 设计举例的HDL描述 8.7 Sequential Binary Multiplier 时序二进制乘法器 8.8 Control Logic 控制逻辑 8.9 HDL Description of Binary Multiplier 二进制乘法器的HDL描述 8.10 Design with Multiplexers 用数据选择器进行设计;7;必须用在 initial 或 always语句中;9;8.1 Introduction 引言 8.2 Register Transfer Level Notation 寄存器传输级定义 8.3 RTL in HDL HDL的寄存器传输级描述 8.4 Algorithmic State Machines 算法状态机 8.5 Design Example 设计举例 8.6 HDL Description of Design Example 设计举例的HDL描述 8.7 Sequential Binary Multiplier 时序二进制乘法器 8.8 Control Logic 控制逻辑 8.9 HDL Description of Binary Multiplier 二进制乘法器的HDL描述 8.10 Design with Multiplexers 用数据选择器进行设计;存储在数字系统中的信息：数据、控制。 数据：离散信息(二进制)，进行算术、逻辑、移位等处理。数字部件(累加器、译码器、数据选择器、计数器、移位寄存器...) 控制信息：对数据进行操作的命令信号。;ASM：有限状态机，主要用于同步系统， 可较准确地描述控制器的功能和状态变化条件。 特点： 可描述控制器的控制状态及其转换关系 可精确地表示状态转换的时间关系 流程图：便捷地表示出步骤、算法的判决路径 传统流程图：以顺序方式描述步骤和算法判决路径， 没有时序关系。 ASM流程图：描述顺序事件，以及时序控制电路的 状态与状态转换的时序关系。 ASM流程图组成：状态框、判决框、条件框;状态框：状态、状态名称、寄存器操作、控制输出信号;14;ASM流程图由1个或多个ASM块组成。 ASM块：包含1个状态框