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Chapter 4 硬件描述语言 HDL Hardware Description Language 用文本形式来描述数字系统硬件的语言 （描述硬件结构和行为）;电子设计自动化 (Electronic Design Automation);设计方法学;EDA的主要领域;Verilog vs. VHDL;硬件描述语言的主要目的：模拟、综 合 ;Verilog和VHDL的语法有些不同，但本质都是一样的。
EDA工具的发展使电路设计的门槛越来越低， 关键是将组合逻辑和时序逻辑搞清楚。
Verilog语言的语法跟C语言很相像，但有根本区别：
C语言程序是串行执行的；
Verilog程序是并行执行的。
Verilog只是一个工具，不要执着于具体语法。
学会了下述3个语句，对所有的设计都够用了(胡伟武)
assign语句：用于描述组合逻辑；
always (@poedge clock) 语句：用于描述时序逻辑；
模块调用语句。;Verilog允许设计者在一个模块重混合使用多个抽象层级。
行为/算法级：设计者只注重其实现的算法， 而不关心其具体的硬件实现细节。与C编程类似。
数据流/RTL级：通过说明 数据的流程对模块进行描述。 设计者关心的是数据如何在 各个寄存器之间流动，以及 如何处理这些数据。
门级：从组成电路的逻辑门及其 相互之间的互连关系的角度来设计模块。 类似使用门级逻辑简图来完成设计。
开关级：使用开关、节点及其互连关系来设计。;例1. 组合逻辑模型;模块 (module)、端口(ports);Verilog内置门元件;练习1. 写出电路的Verilog程序;练习1. 答案;练习2. 画出下面的电路图;例2. 带传输延时门级模型;例3. 激励模块;Vivado2015中模拟结果;Verilog中的数字;例4. 布尔函数组合逻辑模型;Verilog 运算符;例5. 缩位运算符;练习3. 用连续赋值语句编写代码;练习4. 画出Verilog描述的电路图;例6. 用户自定义元件;用户自己定义元件 User Defined Primitives，UDP;练习5. 用户自定义元件;例7. 反相器 (多位向量);例8. 2-4线译码器门级描述;例9. 2-4线译码器数据流级描述;4值逻辑;例10. 自底向上描述4位全加器 (例化);练习6. 对4位无符号二进制加减器门级分层描述 ;练习6. 对4位无符号二进制加减器门级分层描述 ;练习6. 对4位无符号二进制加减器门级分层描述 ;例11. 二选一多路转换器(数据流建模);练习7. 用条件运算符编写下图代码;例12. 4位加法器(数据流建模);练习8. 四位无符号数加减器数据流描述;例13. 带三态门的二选一多态选择器;例14. 数值比较器 (数据流建模);例15. 二选一多路转换器 (行为建模);练习9. 四位无符号数加减器行为建模;例16. 四选一多路转换器(行为建模) ;练习10. 算术逻辑单元ALU的行为描述;练习10. 算术逻辑单元ALU的行为描述;Verilog HDL的语句;作业
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