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数字电路 课程设计报告 课设名称 数字电子钟逻辑电路设计 班 级 姓 名 学 号 同 组 者 指导教师 2011年12月25日 摘要 数字电路是一门实践性很强的课程，加强工程训练，特别是技能的培养，对于培养工程人员的素质和能力具有十分重要的作用。在电子工程类本科教学中，课程设计是一个重要的实践环节，它包括选择课题、电子电路设计、组装、调试和编写总结报告等实践内容。 通过课程设计要实现以下两个目标：一、学生初步掌握电子线路的设计、组装及调试方法。即学生根据设计要求，查阅文献资料，收集、分析类似电路的性能，并通过组装调试等实践活动，使电路达到性能要求；二、课程设计为后续的毕业设计打好基础。毕业设计是系统的工程设计实践，而课程设计的着眼点是让学生开始从理论学习的轨道上逐渐引向实际方面，运用已学过的分析和设计电路的理论知识，逐步掌握工程设计的步骤和方法，同时，课程设计报告的书写，为今后从事技术工作撰写科技报告和技术资料打下基础。 目录 TOC \o 1-3 \h \z \u 摘要 2 1.1设计任务与要求 4 1.1.1 数字钟的设计目的 4 1.1.1 数字钟的设计要求 4 2.1系统设计原理（框图） 4 2.2系统设计方案 5 2.2.1方案一： 5 2.2.2方案二： 6 2.3所用方案的总框图 7 2.4模块电路分析 7 2.4.1秒信号电路 7 2.4.2日、时、分、秒计数器 8 2.4.3译码显示电路 8 2.4.4校时电路 9 2.4.5整体电路 9 3.1电路安装调试 10 3.1.1仿真结果 10 3.2焊接及实物调试 11 3.2.1焊接 11 3.2.2调试 11 4.1实验数据 11 4.2误差分析 12 5所用元件清单 12 6设计收获体会 13 7致谢 13 8参考文献 14 1.1设计任务与要求 1.1.1 数字钟的设计目的 1. 掌握数字电子钟的设计方法； 2. 掌握常用数字集成电路的功能和使用； 3. 加深对数字电路这么课程所学知识的掌握。 1.1.1 数字钟的设计要求 1. 时钟显示功能，能够显示“日”“时”、“分”、“秒”; 2. 具有快速校准时间的功能; 3. 具有整点报时功能(即当分为59时，则秒在计数计到54时，输出一延时高电平，直到秒计数到58时，结束这高电平脉冲去打开低音与门，使报时声按500Hz频率鸣叫5声，而秒计数到59时，则去驱动高音1KHz频率输出而鸣叫1声)。 2.1系统设计原理（框图） 数字钟的组成框图如下图所示分别由显示电路，译码电路，计数器，校时电路，脉冲产生和分频器。 2.2系统设计方案 2.2.1方案一： 由555芯片构成多谐振荡器，频率设置为2Hz。 选取R为50kΩ,C为4.7μF，则 f=1/0.7(Rw+2R)C=1/0.7(50+2*51)*103*4.7*10-6≈2Hz 调节电位器Rw，使多谐振荡器产生频率为2Hz的方波信号。多谐振荡器产生的2Hz脉冲信号经过CD4060组成的分频器，进行2分频，输出1Hz的秒脉冲为计数器的计数脉冲。 2.2.2方案二： 由32768 Hz晶振经过CD4060经过14分频后输出2Hz脉冲，然后把2Hz经过D触发器处理产生1Hz计数脉冲。 方案分析： 通过分析两个方案发现平时很少用到555芯片，对555芯片比较陌生，且其用到的外围电路比较多，而通过晶振利用CD4060分频来得到2Hz脉冲相对来说会比较简单明了一些，另外该电子时钟的准确性主要由脉冲的精确来保证，而一般情况下晶振的稳定性会好于RC震荡器，所以综上所述最后选择方案二。 2Hz2.3所用方案的总框图 2Hz 2.4模块电路分析 2.4.1秒信号电路 它是数字电子钟的核心部分，它的精度和稳定度决定于数字中的质量.通过晶体振荡器发出的脉冲经过CD4060分频获得2Hz的脉冲，再通过D触发器得到1Hz秒脉冲。 2.4.2日、时、分、秒计数器 秒信号经秒计数器、分计数器、时计数器、日计数器之后分别连到显示电路，以便实现用数字显示日、时、分、秒的要求。“秒”和“分”计数器应为六十进制，“时”计数器应为二十四进制，而“日”计数器应为七进制。要实现这一要求，可选用的中规模集成计数器较多，这里使用74LS161。 2.4.3译码显示电路 选用器件时应当注意译码器和显示器件相互配合。一是驱动功率要足够大，二是逻辑电平要匹配 秒计数器、分计数器、和时计数器的计数分别输送给各自的显示译码器CD4511，在数送给各自的数码管，显示出日、时、分、秒的计时。 2.4.4校时电路 在刚接