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二位计数器实验报告 王林 2013141444014 一、实验目的： 1.设计一个二位的计数器； 2.熟悉QuartusII软件的功能及环境。 二、详细设计： 设计步骤如下： 1.设计一个任意进制二位的计数器，包含有时钟信号clk，实现计数功能；在本实验设计了一种二位二十四进制的计数器，当个位计数到9时，十位加一，当十位达到2，个位达到3时，将执行清零，从而达到二十四进制计数的功能。 2.编译、查找错误并仿真，并下载到板子上验证结果。 三、源程序代码： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity qua1 is --定义实体，它说明输入/输出端口 port(clk:in std_logic; --计数时钟 q:out std_logic_vector(7 downto 0); --计数输出 c:out std_logic); end qua1; architecture a of qua1 is --定义结构体，它说明具体的功能 signal qa:std_logic_vector(3 downto 0); signal qb:std_logic_vector(3 downto 0); signal cy:std_logic; --申明变量 begin process(clk) begin if clkevent and clk=1 then --异步清零 if (qa=9) or (qa=3 and qb=2) then --当代表个位的qa=9或者qa=3且qb=2时qa清零 qa=0000; cy=0; elsif qa=8 then --qa=8时qa加一，cy=1 qa=qa+1; cy=1; else --其他情况qa++，cy=0 qa=qa+1; cy=0; end if; end if; end process; --结束 process(clk,cy) begin if clkevent and clk=1 then—异步清零 if (qa=3 and qb=2) then –qa=3且qb=2时qb清零c=1 qb=0000; c=1; elsif cy=1 then --cy=1时qb进一位 qb=qb+1; c=0; else –其他情况c=0 c=0; end if; end if; end process; q(7 downto 4)=qb; --输出 q(3 downto 0)=qa; end a; 四、仿真结果： 五、实验感想： 通过这次实验，让我熟悉了VHDL语言的应用，在做计数器的过程中出现了很多问题和困难，在和同学交流和查阅了相关资料后解决了这个问题，在这个过程中也提高了自己。