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第十一章VHDL 的FPGA 实现 能够完成逻辑综合的 EDA 工具很多。 在此，我们基于实验室使用比较广泛的 ISE 软件介绍综合流程，参见图 11.1，基于 ISE 的 FPGA 设计一般分为九步： ·电路功能设计 VHDL 的 RTL 源程序输入 ·功能仿真（功能不正确，则修改设计） ·综合（产生网表） ·综合后仿真（综合后电路的门级仿真不通过，则需修改源程序） ·实现与布局布线 ·时序仿真与验证（整体的时序分析（后仿）通不过，则需要重新布线） ·板级仿真与验证（主要应用于高速电路设计） ·芯片编程与调试（产生 FPGA 目标文件，下载烧写 FPGA ） 电路功能设计 电路功能设计 模块划分 设计验证 源代码设计 RTL 级VHDL 代码设计 功能不正确 功能仿真 代码文件 *.vhd 综合 综合后仿真 网表文件 *.ngc 静态时序分析 实现 翻译、映射、布局布线 时序不满足 时序仿真 下载文件 *.bit 板级仿真验证 烧录 FPGA 电路验证 图 11.1 FPGA 设计流程 在仿真模型中完全可以用 VHDL 来描述一项设计的时序特性，但在综合中， 这些时序行为（如惯性或传输延迟）的描述都会被 VHDL 综合器忽略，而此设计的实际时序行为仅依赖于目标器件的物理结构和映射方式。因此，若将设计模型从一个目标器件移植到另一个目标器件时，那些依赖于正确的延迟特性才能正常工作的