实验四--4位加法器.docVIP

东华理工大学

长江学院

学生实验报告

实验课程名称电子设计技术

实验名称实验四—采用Verilog设计4位加法器

开课实验室工程训练中心401EDA实验室

学院长江学院

年级专业班

学生姓名学号

时间：2011至2012学年第1学期

实验时间：10月12号周节

总成绩

教师签名

实验名称：用原理图输入法设计4位加法器

实验项目性质：验证性

所属课程名称：电子设计技术

计划学时：2

评分标准（以下由老师填写）：

规范性

A

B

C

D

合理及认真度

A

B

C

D

正确性

A

B

C

D

重复性（是否抄袭）

A

B

C

D

一、实验目的

熟悉利用QuartusⅡ的Verilog文本输入方法设计简单组合电路,掌握Verilog编程思路，并通过一个四位全加器的设计学会利用EDA软件进行Verilog文本输入电子线路设计的详细流