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基于FPGA的阵列乘法器的设计与实现

本文先对乘法器进行了分析，然后用现场可编程门阵列(FPGA)实现了阵列乘法器，并分析了设计原理。

0引言

乘法是运算中的基本算法，应用也最为广泛。在计算机中乘法最基本的操作就是移位

相加，各类乘法最终都要归结为这一点。早期计算机中为了简化硬件结构，采用串行的移

位乘法方案，即多次执行“加法-移位”操作来实现。这种方法并不需要很多器件。然而串

行方法毕竟太慢，自从大规模集成电路问世以来，出现了各种形式的并行乘法器，一部分

即为流水式阵列乘法器。

1二进制乘法器

设有两个不带符号的M×N位二进制整数：

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它们的乘积用X和表示，按“手工计算”的方法给出就是：

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k

从中可以看出，只要a≠0，输入量X就随着k的位置连续地变化，然后累加X2。如

k

果a=0，就可以忽略相应的转换相加。

k

以201×9为例，可以知道N=8，X=9，A当k由0开始递增时，对A的a位

k

017

进行分析，a=1，则X2=9；a=0，则X2=0；…a=1，则X2=9×128=1152。同时，将计算

017

k

结果X2：9，0，0，72，0，0，576，1152进行累加。最终各部分结果之和即为201×9的

乘积1809。

1.1移位乘法器

移位乘法器计算过程为：将A依次向右移一位，并检查其最低位a，如果不为零，则

0

将X与部分和相加，然后将X向左移一位；如果为零，则仅仅将X向左移一位。移位时，

X的低端和A的高端均补零。

可以看出由于第一个操作数X是并行形式的，而第二个操作数A是逐位形式的，所以

刚才描述的乘法器也称为串行/并行乘法器。如果两个操作数都是串行的，那么这一结构称

为串行/串行乘法器。这样的乘法器只需要一个全加器，但是计算乘积所需的时间更长。

1.2阵列乘法器

移位乘法器是通过牺牲时间来降低复杂性，还有一种方法通过增加复杂性来换取速

度，称之为“阵列”，或者叫并行/并行乘法器。

在M×N位不带符号整数的阵列乘法中，每一个部分乘积项（位积）ax叫做一个被加

kj

数。这M×N个被加数{ax|0≤k≤N-1，0≤j≤M-1}可以用M×N个与门并行地产生，并且

kj

并行提交给N2个加法器单元的加法器阵列。图1给出了一个4×4位阵列乘法器逻辑电路。

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图14位阵列乘法器

该乘法器的总的乘法时间可以估算如下：令T为与门的传输延迟时间，T为全加器

af

(FA)的进位传输延迟时间，假定用2级“与非”逻辑来实现FA的进位链功能，那么我们就

有：

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因而得M×N位不带符号的阵列乘法器总的乘法时间