PCB设计技巧百问38427864.doc

PCB设计技巧百2、如何幸免高频干扰？

幸免高频干扰的差不多思路是尽量降低高频信号电磁场的干扰，也确实是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加groundguard/shunttraces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。

3、在高速设计中，如何解决信号的完整性咨询题？

信号完整性差不多上是阻抗匹配的咨询题。而阻碍阻抗匹配的因素有信号源的架构和输出阻抗(outputimpedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。

4、差分布线方式是如何实现的？

差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也确实是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一样往常者side-by-side实现的方式较多。

5、关于只有一个输出端的时钟信号线，如何实现差分布线？

要用差分布线一定是信号源和接收端也差不多上差分信号才有意义。因此对只有一个输出端的时钟信号是无法使用差分布线的。

6、接收端差分线对之间可否加一匹配电阻？

接收端差分线对间的匹配电阻通常会加,其值应等于差分阻抗的值。如此信号品质会好些。

7、为何差分对的布线要靠近且平行？

对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会阻碍到差分阻抗(differentialimpedance)的值,此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近,差分阻抗就会不一致,就会阻碍信号完整性(signalintegrity)及时刻延迟(timingdelay)。

8、如何处理实际布线中的一些理论冲突的咨询题

1.差不多上,将模/数地分割隔离是对的。要注意的是信号走线尽量不要跨过有分割的地点(moat),还有不要让电源和信号的回流电流路径(returningcurrentpath)变太大。

2.晶振是模拟的正反馈振荡电路,要有稳固的振荡信号,必须满足loopgain与phase的规范,而这模拟信号的振荡规范专门容易受到干扰,即使加groundguardtraces可能也无法完全隔离干扰。而且离的太远,地平面上的噪声也会阻碍正反馈振荡电路。因此,一定要将晶振和芯片的距离进可能靠近。

3.确实高速布线与EMI的要求有专门多冲突。但差不多原则是因EMI所加的电阻电容或ferritebead,不能造成信号的一些电气特性不符合规范。因此,最好先用安排走线和PCB叠层的技巧来解决或减少EMI的咨询题,如高速信号走内层。最后才用电阻电容或ferritebead的方式,以降低对信号的损害。

9、如何解决高速信号的手工布线和自动布线之间的矛盾？

现在较强的布线软件的自动布线器大部分都有设定约束条件来操纵绕线方式及过孔数目。各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。例如,是否有足够的约束条件操纵蛇行线(serpentine)曲折的方式,能否操纵差分对的走线间距等。这会阻碍到自动布线出来的走线方式是否能符合设计者的方法。另外,手动调整布线的难易也与绕线引擎的能力有绝对的关系。例如,走线的推挤能力,过孔的推挤能力,甚至走线对敷铜的推挤能力等等。因此,选择一个绕线引擎能力强的布线器,才是解决之道。

11、在高速PCB设计中，信号层的空白区域能够敷铜，而多个信号层的敷铜在接地和接电源上应如何分配？

一样在空白区域的敷铜绝大部分情形是接地。只是在高速信号线旁敷铜时要注意敷铜与信号线的距离，因为所敷的铜会降低一点走线的特性阻抗。也要注意不要阻碍到它层的特性阻抗，例如在dualstripline的结构时。

12、是否能够把电源平面上面的信号线使用微带线模型运算特性阻抗？电源和地平面之间的信号是否能够使用带状线模型运算？

是的，在运算特性阻抗时电源平面跟地平面都必须视为参考平面。例如四层板:顶层-电源层-地层-底层，这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。

13、在高密度印制板上通过软件自动产生测试点一样情形下能满足大批量生产的测试要求吗？

一样软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没方法自动对每段线都加上测试点，因此，需要手动补齐所要测试的地点。

14、添加