基于fpga的单脉冲发生器.docxVIP

西安邮电学院

FPGA硬件课程设计报告

题目：可编程的单脉冲发生器

系部专业：计算机系微电子

班级：微电子0603

学生姓名：··乐

学号：

导师姓名：·弢

起止时间：09年6月15日至09年6月26日

09年6月26日

一、选题说明：

可编程单脉冲发生器是一种脉冲宽度可编程的信号发生器，其输出为TTL电平。在输入按键的控制下，产生单次的脉冲，脉冲的宽度由8位的输入数据控制(以下称之为脉宽参数)。由于是8位的脉

宽参数，故可以产生255种宽度的单次脉冲。

二、工作安排：

序号

阶段名称

时间安排

地点或条件

1

布置设计题目

第一周

周一

电科实验室

2

技术规范制订

周一

周二

电科实验室

3

总体方案设计

周三

周四

电科实验室

4

详细方案设计

周五

电科实验室

5

电路设计

第二周

周一

周二

电科实验室

6

仿真验证

周三

电科实验室

7

综合布局布线

周四

电科实验室

8

后仿真

周四

电科实验室

9

下载实现

周五

电科实验室

10

总结撰写报告

电科实验室

三、设计报告：

1.技术规范：

在clr的控制下置入脉宽data,在输入按键key的控制下，产生单次的脉冲pulse,脉冲的宽度由data8位的输入数据控制(以下称

之为脉宽参数)。clk50M为系统的时钟。

2.总体设计方案：

①系统功能描述：

(1)分频模块：输入为总的时钟50M,经过分频以后变为100HZ。

(2)延时模块：当clk为高电平且在复位脉冲clr有效时置入延时脉宽，

延时5个始终周期后输出一个高电平load。

(3)计数模块：脉宽参数端data接受8位的数据，经数据预置端clr装载脉宽参数，在计数允许端有效后便开始计数。该计数器设计成为减

法计数的模式，当其计数到0时，输出端pulse由高电平变为低电平。

便可得到单脉冲的输出。

②系统功能描述时序关系：

可编程单脉冲发生器的操作过程是：

(1)预置脉宽参数。

(2)按下复位键，初始化系统。

(3)按下启动键，发出单脉冲。

以上三步可用三个按键来完成。但是，由于目标板已确定，故考虑在复位键按下后，经过延时自动产生预置脉宽参数的动作。输出的信号加到灯上，输如的脉宽有开发版上的拨码开关决定，当输入脉宽后，按下复位键置入脉宽，然后按下启动键，发出单脉冲，延时一段

时间后灯开始亮，亮一段时间后灯熄灭。延时模块的时序图如下：

clk

clr

load_

3.流程图的设计：

根据时序关系，可以做出图所示的流程图。

在系统复位后，经一定的延时产生一个预置脉冲load,用来预置

脉宽参数。当按键key有效后产生脉冲pulse。

开始

系统复位

计数器减一

计数器

结束?

延时

预置脉宽

产生单脉冲

结束

启动计数器

四、验证方案：

1.验证方案的设计：

①分频模块的设计：

分频模块的代码：

modulediv(clk50M,clk);//模块名及端口的定义，到endmodule。

inputclk_50M;//输入端口的定义。

outputclk;//输出端口的定义。

reg[31:0]a=32‘d0;//定义内部寄存器并赋初值

regclk=0;//给输出赋初值。

always@(posedgeclk50M)

begin

if(a==32d500000//判断计数器是不是记到了500000

begin

a=32d0;//计数器记到了500000清零。

clk=~clk;//输出脉冲取反

end//结束。

elsea=a+1;//计数器没有记到了500000自加。

end//结束always块。

endmodule//结束分频模块。

分频模块的仿真结果：

在验证的时候设计了一个8分频。

有波形图可以看出clk50M经过8个周期后clk取反，实现

了8分频，验证了自己的设计。

②延时模块的设计：

延时模块的代码：

moduledely(clk,clr;load);//模块名及端口的定义，endmodule。

inputclk,clr;//输入端口的定义。

outputload;//输出端口的定义。

reg[2:0]counta;//延时计数器。

regload;//输出。

always@(posedgeclkornegedgeclr)

begin

if(!clr)//当clr为低电平时

begin

counta=5;//