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MULTISIM数字电子技术电子时钟设计实验报告

数字时钟

一、实验目的

学习综合数字电子电路的设计、实现和调试方法。

二、实验内容

(1)设计一个24小时制的数字时钟。

(2)要求:计时、显示精度到秒;有校时功能。采用中小规模集成电路设计。

(3)发挥:增加闹钟功能。

三、设计方案

首先构成一个555定时器和分频器产生震荡周期唯一秒的标准“秒”脉冲信

号，由74LS160D采用清零法分别组成六十进制的秒计数器、六十进制得分计数

器、二十四进制的是计数器。使用555定时器的输出作为秒计数器的CP脉冲，把

秒计数器的进位输出作为分计数器的CP脉冲，分计数器的进位输出作为是计数器

的CP脉冲。使用SEVEN_SEG_COM_K_GREEN数码管作为显示器，74LS48为驱动器。

校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。

四、性能指标

精度稳定性

五、电路框图

整

时计数器秒计数器分计数器点

(24进制)(60进制)(60进制)报

时

校时电路

秒信号发生器

六、电路原理图

6.1六十进制分秒电路VCC

12V

VCC

U1CLK2U12~CLR1~LOAD9GND8ENT106ENPRCO7155404DQD611CQC512GNDBQB413AQA3

14DCD_HEX

VCC74LS160D12VU2CLK2VCC~CLR1~LOAD9U1328ENT10ENPRCO71512GND11DQD61110

CQC5129BQB413AQA314GND

DCD_HEX

74LS160D

U8AU7A

29

7400N

60进制分秒电路

该图使用的是整体置数，可靠性高。首先将两片74LS160D接成百进制的计数

器。然后将电路的59状态译码产生LD=1信号，同时接到两片74LS160D上，在下

一个计数脉冲到达时，将0000同时置入两片74LS160D中，从而得到60进制的计

数器。进位信号可以直接由门U9A引出。

6.2二十四进制时电路

35U5

VCCCLK2

~CLR1VCC12VU16~LOAD9

ENT10ENPRCO23715GND22DQD21611CQC20512BQB4133AQA314GNDDCD_HEX

VCC74LS160D

12VU6

CLK2

~CLRVCC1~LOAD9U172ENT10ENPRCO71527DQDGND26611CQC25512BQB24413AQA314

GNDDCD_HEX74LS160DU11A

7400N

24进制时电路

24进制计数器使用整体置零法接成的。首先将两片74LS160D以并行进位方式

连成一个百进制计数器。当计数器从全0状态开始计数，计入24个脉冲时，经

U11A产生低电平信号立刻将两片74LS160D同时置0，即可得到24进制计数器

6.3秒信号发生器

XSC1

12VExtTrigVs+

_BA__++

VDDR1

28.86kΩ

RSTVCC3236DISOUT

THRR2TRI3557.6kΩ

CONR3VCC100ΩGND2412V

C1

9.5uFC2010nF

555_TIMER_RATED

U18

555与RC组成的多些振荡电路

该图为555定时器制作的秒信号发生器。

6.4校时电路

当数字时钟及通电源或者设计时出现误差时，需要矫正时间。即使是数字电路

必须

具备的功能。在这里只进行分和小时的校准。

对校时电路的要求是:

在校时矫正是不影响分和秒;在分校正时不影响秒和小时的正常计数。

6.5主题逻辑电路图VCC5VXSC1VCC12VExt

Trig+VsU1_CLK2BU12A__~CLR++1~LOAD9GND4VDDR13ENT1028.86kΩ2ENPRCO7151VCCD

QDRST61132GND36CQC512OUTBQBDIS413DCD_HEXAQA314THRR235VCC57.6kΩTRIR35VCO

N74LS