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1数字钟的设计

数字钟是一个典型的数字系统，其设计与实现方法比较多。数字钟的基本结构就是各种进制计

数器的组合，如60进制计数器、12/24进制计数器等。这些计数器再辅以其它的逻辑控制电路，如

时间校正电路、复位电路、报警电路等，就构成了具有实用功能的数字钟。

1.1设计要求

利用VHDL设计一个数字电子钟，使其具有如下基本功能：

⑴能够实现时、分、秒计时并以数字形式显示，时、分、秒各占2位；

⑵小时为24进制，分和秒为60进制；

⑶能够通过按键调整时间和复位；

⑷可以进行整点报时；

⑸能够输出用于6位数码管动态扫描显示的控制信息。

1.2设计方案

数字电子钟实际上就是对一个标准的秒信号（1Hz）进行计数并显示的电路，整个系统大致包括

秒信号发生器、秒计数器、分计数器、时计数器、译码及扫描显示电路、校时电路和报时电路等几

个组成部分。系统的组成框图如图1-1所示。

七段译码器

秒信号

秒计数器分计数器时计数器报时电路

发生器

校时电路

图1-1数字钟的系统组成框图

1.3模块设计

⒈秒计数器模块

秒计数模块实质上是一个60进制计数器。clk作为秒计数模块的

输入时钟信号，reset为复位端口，bcd1,bcd10分别为秒计数器的个

位和十位BCD码输出端口，co为进位端，为分计数器提供计数脉冲。

其外部接口电路如图1-2所示，相应的VHDL程序如下：

图1-2秒计数器模块

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYcnt60IS--定义实体

PORT(clk,reset:INSTD_LOGIC;--clk：1Hz脉冲，reset：复位端口

co:OUTSTD_LOGIC;--60进制计数器进位端口

bcd1,bcd10:OUTSTD_LOGIC_VECTOR(3DOWNTO0));--计数器个位和十位输出端口

ENDcnt60;

ARCHITECTURErtlOFcnt60IS--定义结构体

SIGNALbcd1t,bcd10t:STD_LOGIC_VECTOR(3DOWNTO0);--定义信号量

BEGIN

bcd1=bcd1t;

bcd10=bcd10t;

PROCESS(clk,reset)--计数器个位计数

BEGINBEGIN

复位端有效，个位输出为0

ELSIF(clkEVENTANDclk=1)THEN--时钟上升沿有效

计数器个位为9时，重新回00

ELSE--否