时序电路设计.docxVIP

CPLD/FPGA设计实验报告

实验名称： 时序电路设计基础

实验目的： 掌握QuartusII软件的基本使用方法，完成基本时序电计实验时间： 2009年6月 19日 地点： 院楼 学生姓名： 何 超 学号： 2009118122

实验内容：

使用两种赋值方式实现B=A;C=B;赋值，并比较综合结果和仿真结果使用两种赋值方式实现模10计数器，并比较综合结果和仿真结果（注意进位的差异）

装 实验要求：

提供设计源文件

订

提供设计报告（源码，仿真结果，RTL视图，格式见模版）

实验一

线

一、创建工程

工程名称：block 顶层实体文件名：block

器件：二、创建文件

代码：

cyclone

巨ma-duleblack(elk,已，b1,c1，王2，b2,c2);

inpu七clk,a1,a2;

outp utr egb1,c1,b2,c2;

己lw已，ys 8p(

巨begin

b1＝已．1；

c1=b1;end

o己edge elk)

a.lwa.ys @(pos edge elk)

巨begin

b2=a2;c2=b2;

end

en.dm.adule

三、编译工程

FlowStatus Successful-ThuJ皿 0716:45:142012

QuartusII VersionRe了isionN:aJTJe

Top-levelEntityN:aJTJeF:aJTJily

MettimingrequirementsTot斗 logicelements

Tot斗 combination斗 functions

9.0Build13202/25/2009SJFullVr仑block

blockCycloneIIYes

4/4,608 ( 1%)

0/4,808 (0 %）

sion

DedicatedlogicregistersTot斗．r egisters

Tot

Tot斗 pins

Tot斗．vri

Tot斗．vri

tu斗pins

4/4?,608

4

7

7/89 (8 %)

( 1%)

Tot斗 memorybits

oI119，,808(0 %)

mEbedded”吐．tiplier9-bitelementsTot斗 PLLs

Device

Timing厮拉ls

o/25 (o %)0/2 (0%)

EP2C5T144C6

Final

四、仿真电路

1、创建VWF文件

2、设定“EndTime”为10us

3、在VWF文件中添加NodeORBus

4、编辑波形

5、仿真

6、画出仿真结果

仿真结果

ＲＴＬ视图:

实验二

一、创建工程

工程名称:counter_m10_block_nonblock顶层实体文件名:counter

器件：二、创建文件

Cyclone（要求：Cyclone系列任意器件）

创建VerilogHDL文件代码：

modulecounter(clk,clrn,q1,q2,c1,c2);inputclk,clrn;

outputreg[3:0]q1,q2;output regc1,c2;

always@(posedgeclkornegedgeclrn)if(!clrn)

beginq1=0;c1=0;

endelsebegin

if(q19)beginq1=q1+1;c1=0;

endelse

beginq1=0;c1=1;

endend

always@(posedgeclkornegedgeclrn)

if(!clrn)

beginq2=0;c2=0;

endelsebegin

if(q29)beginq2=q2+1;c2=0;

endelse

beginq2=0;c2=1;

endendendmodule

三、编译工程

FlowStatu三 Succes三ful ThuJun.0717:24:342012

Qu釭tu三I工Ver