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数字钟的VHDL设计

作者：跃日少年

目录

一、设计目的与任务

二、设计方案

三、设计实现

四、实验结果及分析

五、实习总结

六、附录

1

一、设计目的与任务

1、设计目的

1）借助数字钟的设计熟悉VHDL语言设计程序的基本语句和结构。

2）熟悉EDA工具软件quartusII的使用方法及其设计流程。

3）从理论到实践，独立完成一件作品的设计，提高实践能力。

2、设计任务与要求

1）时钟显示功能，能够以十进制显示“时”、“分”、“秒”。

2）具有校准时、分的功能。

3）整点自动报时，在整点时，便自动发出鸣叫声，时长1s。

4）闹钟功能且时间可调，闹钟响铃时间时长1分钟。

二、设计方案

clka

系统时钟

24小时时

钟电路LED数码

Cin、zs管

控

蜂鸣器

制zh

LED指示

按

键mode、mode1

本设计采用可编程逻辑器件为核心，芯片型号为EPM570T100C5，用VHDL

语言编写程序来实现。

时钟作为一种计时工具，数字钟实现的基本功能即是计时。可以将时钟看作

一个模为24的计数器和两个模为60的计数器的级联，即在正常工作下是对1Hz

的频率计数，在校准状况下是对需要调整的时间模块进行计数。

当计时不准或者需要调整时间是，通过控制按键来选择校时功能，并决定调

2

整时、分、秒。当mode为1时，时钟进入调整时间状态，不在计时，mode1为

1调整小时，黄灯亮；mode1为0时为调整分钟状态，绿灯亮。调整完成后，将

mode拨回0，正常计时，红灯亮。

整点报时，当min为00且sec为00时，为整点，蜂鸣器输出端口输出1，

蜂鸣器响，时长1秒。

闹钟功能涉及闹钟时间的调整与显示，且调整闹钟时间时时钟正常计时。为

便于闹钟时间的显示，引入控制键cin，当cin为1时显示正常的计时数值，为0

时显示闹钟时间。当zh为1时调整小时，为0时调整分钟。调整完拨回cin正常

显示，因为未设置秒钟，当时钟走到闹钟的时间点蜂鸣器就会响一分钟。

三、设计实现

根据设计方案，数字钟可分为大模块来实现：

1、分频模块

芯片的时钟频率为2.048MHz，而时钟需要的时1Hz的频率。分频程序如下：

process(clka)

Begin

if(clkaeventandclka=1)then

if(sin2047999)then

sin=sin+1;

else

endif;

endif;

endprocess;

clk=1whensin=2047999else

0;

2、正常计时模块

在1Hz的时钟沿下，开始正常计时：

3

ifclkeventandclk=1then

ifsec=59thensec=0;

ifmin=59thenmin=0;