计算机组成原理.王诚.刘卫东-2-4.pptxVIP

1第一单元 运算器部件第四讲 运算器设计及举例

2运算器基本功能完成算术、逻辑运算+、—、?、?、?、?、?。取得操作数寄存器组、立即数输出、存放运算结果寄存器组、数据总线暂存运算的中间结果Q寄存器、移位寄存器

3运算器基本功能获得运算结果的状态C、Z、V、S理解、响应控制信号

4全加器电路Sum=(A’*B’*CarryIn)+(A’*B*CarryIn’)+(A*B’*CarryIn’)+(A*B*CarryIn)CarryOut=(A’*B*CarryIn)+(A*B’*CarryIn)+(A*B*CarryIn’)+ (A*B*CarryIn)=(B*CarryIn)+(A*CarryIn)+(A*B)

5补码减法根据算术运算规则：a-b=a+(-b)-b的补码为：将b的各位求反，并加1。我们可以用加法器实现减法。加法器

632-位被乘数寄存器，32-位ALU,64-位部分积寄存器(0-位乘数寄存器)Product(Multiplier)Multiplicand32-bitALUWriteControl32bits64bitsShiftRight原码乘法的实现（三）

732-位除数寄存器，32-位ALU,64-位余数（被除数）寄存器除数32-bitALUWriteControl32bits64bits左移除法的实现余数

8运算器实现ALU完成算术、逻辑运算。寄存器组存放数据和结果辅助寄存器完成中间结果的存放选通门等控制数据通行需要哪些控制信号？ALU

9FX实现补码加减运算的逻辑电路FsFALU目的寄存器源寄存器选通门二选通门选通门F1XYFYXF0101F/YFsOVRZC累加器XX+YXX-YＦＸＦＹＸＦＦＸＦ／ＹＦ１ＸＦ加减需要的控制信号：功能选择

10FX实现补码加减运算的逻辑电路FsALU目的寄存器源寄存器选通门选通门选通门F1XYFYXF0101F/YFsOVRZC必要完善：单累加器变多累积器：两个选通门均变为多路送操作数到ALU处理接收门送指定累加器。支持寄存器移位功能：接收门变为三选一，即分别接收本位/低位/高位送来的信息送累加器与外部部件的入出联系

11实现补码加减运算的逻辑电路ALU通用寄存器组选通门选通门选通门F1FsOVRZC必要完善：单累加器变多累积器：

12实现补码加减运算的逻辑电路ALU通用寄存器组选通门选通门选通门F1FsOVRZC必要完善：单累加器变多累积器：两个选通门均变为多路送操作数到ALU处理接收门送指定累加器。增加的控制信号：操作数来源

13实现补码加减运算的逻辑电路ALU通用寄存器组选通门选通门选通门F1FsOVRZC必要完善：单累加器变多累积器：两个选通门均变为多路送0还是送1到ALU处理接收门送每个累加器。支持寄存器移位功能：接收门变为三选一，即分别接收本位/低位/高位送来的信息送累加器增加的控制信号：结果处理

14实现补码加减运算的逻辑电路ALU通用寄存器组选通门选通门选通门F1FsOVRZC必要完善：单累加器变多累积器：两个选通门均变为多路送0还是送1到ALU处理接收门送每个累加器。支持寄存器移位功能：接收门变为三选一，即分别接收本位/低位/高位送来的信息送累加器与外部部件的入出联系输出输入

15实现补码加减运算的逻辑电路ALU通用寄存器组选通门选通门选通门F1FsOVRZC必要完善：单累加器变多累积器：两个选通门均变为多路送0还是送1到ALU处理接收门送每个累加器。支持寄存器移位功能：接收门变为三选一，即分别接收本位/低位/高位送来的信息送累加器与外部部件的入出联系输出输入

16实现补码加减运算的逻辑电路ALU通用寄存器组乘商寄存器选通门选通门选通门F1YFsOVRZC可选择的完善：支持硬件乘除运算指令需要增加一个Q寄存器该寄存器应能