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北京邮电大学数字电路与逻辑

设计实验报告

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实验一QuartusII原理图输入法设计与实现

一、实验目的：

(1)熟悉QuartusII原理图输入法进行电路设计和仿真；

(2)掌握QuartusII图形模块单元的生成与调用；

(3)熟悉实验板的使用；

二、实验所用器材：

(1)计算机；

(2)直流稳压电源；

(3)数字系统与逻辑设计实验开发板。

三、实验任务要求

(1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。

(2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载

到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。

(3)用3线-8线译码器（74LS138）和逻辑门设计实现函数,仿真验证其功能，并下载到

实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。

四、实验原理图及仿真波形图

(1)半加器

半加器原理图

仿真波形

仿真波形图分析:根据仿真波形对比半加器真值表，可以确定电路实现了半加器的

功能。但我们也可以发现输出SO出现了静态功能冒险，要消除该冒险可以加入相

应的选通脉冲。（2）全加器

全加器原理图

仿真波形

仿真波形图分析：根据仿真波形对比半加器真值表，可以确定电路实现了全

加器的功能

(2)741383线-8线译码器原理图

仿真波形图

仿真波形图分析;当且仅当ABC输入为000、010、100、111时，F=1,可知电路

实现了函数。

实验二用VHDL设计与实现组合逻辑电路

一、实验目的：

（1）熟悉用VHDL语言设计时序逻辑电路的方法；

（2）熟悉用QuartusII文本输入法进行电路设计；

（3）熟悉不同的编码及其之间的转换。

二、实验所用器材：

（1）计算机；

（2）直流稳压电源；

（3）数字系统与逻辑设计实验开发板。

三、实验任务要求

（1）用VHDL语言设计实现一个共阴极7段数码管译码器；

（2）用VHDL语言设计一个8421码转余三码的代码转换器；

（3）用VHDL语言设计设计一个四位2进制奇校验器。

四、实验代码及仿真波形图

数码管译码器

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYshumaguanyimaqiIS

PORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);

B:OUTSTD_LOGIC_VECTOR(6DOWNTO0);

C:OUTSTD_LOGIC_VECTOR(5DOWNTO0));

ENDshumaguanyimaqi;

ARCHITECTUREencoder_archOFshumaguanyimaqiIS

BEGIN

PROCESS(A)

BEGINBEGIN

CASEAISCASEAISCASEAISCASEAISCASEAISCASEAIS

PROCESS(A)

BEGIN

CASEAISCASEAISCASEAISCASEAISCASEAISCASEAISCASEAISCASEAISCASEAISCASEAISCASEAISCASEAIS

ENDCASE;

ENDPROCESS;

ENDtrans_ex3;

仿真波形图

仿真波形分析：8421码转换余三码，由0111转换成为了1010可以看出功能已经

实现，仿真验证了代码功能正确。

奇校验

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYjxhjijiaoyanIS

PORT(A:STD_LOGIC;

B:STD_LOGIC;

C:STD_LOGIC;

D:STD_LOGIC;

F:OUTSTD_LO