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修改其他模块以确保整体功能正常
好的，我们将从PktIssue模块的当前版本开始，修改其他模块以确保整体功能正常。我们将重新编写DFF、SequenceFIFO、PostFEBuffer和PKTout模块，并将它们集成到FastForward顶层模块中。
DFF模块
Verilog
Verilog
moduleDFF(
inputclk,inputreset,
input[127:0]lane0_pktindata,input[4:0]lane0_pkt_in_ctrl,inputlane0_pktinvld,
input[127:0]lane1_pktindata,input[4:0]lane1_pkt_in_ctrl,inputlane1_pktinvld,
input[127:0]lane2_pktindata,input[4:0]lane2_pkt_in_ctrl,inputlane2_pktinvld,
input[127:0]lane3_pktindata,input[4:0]lane3_pkt_in_ctrl,inputlane3_pktinvld,
outputreg[127:0]ff_pktindata[3:0],outputreg[4:0]ff_pktinctrl[3:0],outputregff_pktinvld[3:0]
);
always@(posedgeclkorposedgereset)beginif(reset)begin
_p_i_n_iat_0r]l;=0;
ff_pkt_in_vld[0]=0;
_p_i_n_iat_[t]l;=0;
ff_pktinvld[1]=0;
ff_pkt
ff_pktindata[2]=0;
ff_pktindata[3]=0;
ff_pktindata[0]=lane0_pktindata;ff_pktinctrl[0]=lane0_pktinctrl;ff_pktinvld[0]=lane0_pktinvld;
ff_pktindata[1]=lane1_pktindata;ff_pktinctrl[1]=lane1_pktinctrl;ff_pktinvld[1]=lane1_pktinvld;
ff_pktindata[2]=lane2_pktindata;ff_pktinctrl[2]=lane2_pktinctrl;ff_pktinvld[2]=lane2_pktinvld;
ff_pktindata[3]=lane3_pktindata;ff_pktinctrl[3]=lane3_pktinctrl;ff_pktinvld[3]=lane3_pktinvld;
end
endendmodule
ff_pkt_in_ctrl[2]=0;
ff_pkt_in_ctrl[3]=0;
ff_pkt_in_vld[2]=0;
ff_pkt_in_vld[3]=0;
endelsebegin
SequenceFIFO模块
Verilog
Verilog
moduleSequenceFIFO(inputwireclk,inputwirereset,
inputwire[127:0]ff_pkt_in_data[3:0],inputwire[4:0]ff_pkt_in_ctrl[3:0],inputwireff_pkt_in_vld[3:0],
outputregfull,
outputregempty,
outputreg[127:0]data_out,outputreg[4:0]ctrl_out,
outputreg[2:0]data_idx,
outputregdata_vld,
outputregbackpressure
);
reg[127:0]fifo_data[0:15];//数据
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