EDA复习资料 verilog_原创文档.pdfVIP

1、阻塞赋值与非阻塞赋值区别：

阻塞赋值一旦执行完当前赋值语句，赋值目标变量即刻获得等号右边表达式的值，且如

果有多条阻塞赋值语句时，执行其中一条语句而其他语句禁止执行；非阻塞赋值语句在

整个过程快结束时才完成赋值操作。

2、initial过程中的语句延时间方向轴只执行一次；always引导的过程语句当敏感信号发生

变化时执行一次。

3、Top-Down设计：

即自顶向下设计。首先从系统设计入手，在顶层进行功能方框图的划分和结构设计，在

功能级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述，然后用综合

工具将设计转化为具体门电路网表，其对应物理实现可以是PLD器件或专用集成电路

（ASIC）。将设计分为几个层次：系统级、功能级、门级、开关级。

设计——验证——修改设计——再验证循环进行

4、IP核：指完成某种功能的设计模块。

软核：在寄存器级或门级对电路功能用HDL进行描述，表现为VHDL或verilogHDL代码，

不涉及物理实现，为后续设计留有很大空间，增大了IP的灵活性、适应性；

硬核;以版图形式实现设计模块；

固核：完成了综合的功能块，通常以网表形式提交客户使用。

5、基于晶体管设计——以门级模块为基础设计——基于模块设计方法——基于平台设计

方法

6、集成电路设计流程：概念设计——RTL描述与仿真——综合——门级仿真——布局布线

——后仿真——流片

7、基于FPGA/CPLD器件的数字系统设计流程：

A、设计输入：将设计者所设计的电路以开发软件要求的某种形式表达出来，并输入到

相应软件中的过程，原理图输入、HDL文本输入；

B、综合：将较高级抽象层次的设计描述自动转化为较低层次描述的过程；

C、布局布线：将综合生成的电路逻辑网表映射到具体的目标器件中实现，并产生最终

可下载文件的过程；布局，将已分割成的逻辑小块放到器件内部逻辑资源的具体

位置，使其易于连线；布线：利用器件的布线资源完成各功能块之间和反馈信号

间的连接；

D、仿真：按照逻辑功能的算法和仿真库对设计进行模拟，以验证设计并排除错误的过

程；

E、编程配置;将适配后生成的编程文件装入到PLD器件的过程。

8、状态机的分类和区别：

根据内部结构不同分为摩尔型和米里型。摩尔型输出只是当前状态的函数，输入发生变

化时还需等待时钟到来，必须等状态发生变化时才导致输出变化；米里型状态机输出是

当前状态和当前输入的函数，输出在输入表变化后立刻变化。

状态图、状态表、流程图顺序编码、格雷码、一位热码

有限状态机结构：说明部分、主控时序部分、主控组合部分、辅助过程

9、模块例化调用：位置关联方式、信号名关联方式。

10、同步reset:优点，可以滤除高于时钟频率的毛刺，可以使所设计的系统成为完全的

同步时序电路；缺点，复位信号的有效时长必须大于时钟周期，才能真正被系统识别并

完成复位

异步reset：优点，设计相对简单；缺点，复位信号易受毛刺影响，在复位信号释放时易

出现问题

11、寄存器与锁存器区别：

从寄存数据的角度看，锁存器和寄存器的功能是相同的，区别在于：锁存器一般由电平

信号控制属于电平敏感性，而寄存器一般由时钟信号控制，属于边沿敏感型两者有不同

的使用场合，主要取决于控制方式及控制信号与数据信号之间的时序关系

寄存器：时钟边沿到来时采样，然后保持，直到下一时钟沿；

锁存器：在低（高）电平时采样，高（低）电平时保持。

12、数据类型：表示数字电路中物理连接、数据存储及传输单元等物理量的

连线型数据类型的两种驱动方式：在结构描述中将其连接到一个门元件或模块的输出

端；或用持续赋值语句对其进行赋值

13、仿真部分

$display用于显示模拟结果，输出字符串，可自动换行；

$monitor监控和输出参数列表中字符或变量的值的功能，输出变量列表中任何变量发生