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DSP内核L2_Cache的研究与设计.pdf

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    摘要

    随着传感器、物联网、自动驾驶等技术的发展，数字信号处理（DSP）应用呈现出数据量

    越来越大，数据类型更加丰富的特点，对DSP处理器的性能、实时性和数据吞吐能力提出了

    更高的要求。多级缓存在DSP中的使用提高了整体性能，但也带来了缓存缺失导致的访存延

    时不确定性和一致性维护的时间开销，影响了处理器的实时性。此外，传统的软件一致性维

    护降低了程序的执行效率，提高了编程的复杂度，制约了程序的并行度和可扩展性进一步提

    高。为了解决上述问题，需要对DSP处理器的缓存内部结构进行优化，并设计硬件一致性

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