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《FPGA系统设计》实验报告》QuartusII环境下运用VHDL

语言的编程设计实验

一.实验目的

（1）熟悉QuartusII环境下运用VHDL语言的编程开发流程，包括源程序的输入，编译，模

拟仿真及程序下载。

（2）熟悉FPGA设计过程，比较原理图输入和文本输入的优劣。

二．实验要求

例1四位二进制加法计数器的设计

设计一个具有异步复位功能的二进制加法计数器，加法计数器的动作是，每次时钟脉冲

信号clk为上升沿时，计数器将加1。

例2三态门电路的实现

如图所示为三态门电路，三态门电路的输出状态除了具有逻辑值0和逻辑值1，还具有

高祖态输出的第三种状态（也称禁止态），高阻状态的功能相当于三态门和它连接的电路处

于断开状态。

三态门

三态门真值表

例3四舍五入判别电路的设计

设计一个四舍五入电路，其输入为8421BCD码，要求输入大于或等于5时，判别电路输

出为1，反之为0.试分别使用简单地信号赋值语句，条件语句复制语句完成电路设计。

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四舍五入电路真值表

三．实验操作步骤

1.新建一个VHDL文本文件；

2.VHDL程序输入；

3.使用IF语句完成设计，对源程序进行语法检查和编译；

4.管脚锁定；

5.硬件下载。

例1代码如下：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYplus42IS

PORT(CLK,RST:INSTD_LOGIC;

Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));

ENDENTITYplus42;

ARCHITECTUREBHVOFplus42IS

SIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);

BEGIN

PROCESS(RST,CLK)

BEGIN

IF(RST=0)THEN

ELSIF(CLKEVENTANDCLK=1)THEN

Q1=Q1+1;

ENDIF;

ENDPROCESS;

Q=Q1;

ENDARCHITECTUREBHV;

例2代码如下：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYgate3IS

PORT(

DIN,EN:INSTD_LOGIC;

DOUT:OUTSTD_LOGIC

);

ENDgate3;

ARCHITECTUREONEOFgate3IS

BEGIN

PROCESS(EN,DIN)

BEGIN

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