FPGA基础知识讲课文档.ppt

底层嵌入式功能块 主要是指PLL/DPLL、DCM、DSP48、乘法器、嵌入式硬核/软核； Xilinx：DCM、DSP48/48E、DPLL、Multiplier等 Altera：PLL/EPLL/FPLL、DSPcore等；Multiplier结构第二十八页，共38页。PLL/DCMPLL/DCMAltera:PLLXilinx:DCM第二十九页，共38页。内嵌专用硬核指高速串行收发器；GMAC、SERDES、PCIe等；Xilinx：GMAC、SERDES、PCI、GTX、GRXAtera：GMAC、SERDES、PCIe、SPI.4/SFI.5第三十页，共38页。SOPC(Systemonprogrammablechip):片上可编程系统 FPGA内嵌入了CPU/DSP，具备实现软硬件协同设计的能力；Xilinx： EDK/systemgenerator/matlab/accelDSP/modelsim Altera：SOPCbuilder/DSPbuilder/matlab/modelsim第三十一页，共38页。基于FPGA的DSP设计基于FPGA的DSP设计Matlab*.msystemgeneratorAccelDSP*.vsimulinkmodelsim第三十二页，共38页。FPGA与CPLD区别区别[工艺/结构/延时/配置]FPGA基于SRAM工艺，集成度高，以LE（包括LUT、FF及其他）为基本单元，有内嵌BRAM、DSP、Multipler等，支持IO标准丰富(LVCOMS33/SSTL25/LVDS等)。具有易挥发性，需要有上电加载过程。在实现复杂算法、队列调度、数据处理、高性能设计、大容量缓存设计等领域中有广泛应用；CPLD基于E2PROM工艺，集成度低，以MicroCell（包括组合部分与寄存器）为基本单元。具有非挥发特性，可以重复写入。在粘合逻辑、地址译码、简单控制、FPGA加载等设计中有广泛应用FPGA基于丰富的触发器结构，适合于时序逻辑设计；CPLD基于乘积项结构，适合于算法与组合逻辑设计；CPLD的布线结构使得时序延迟是均匀的和可预测的；FPGA可以编程任意次,可在工作中快速编程,从而实现板级和系统级的动态配置。第三十三页，共38页。FPGA/ASIC[开发周期/风险/人力] ASIC开发周期长，开发难度大，开发风险强，灵活性小，不具备可编程性； FPGA开发周期短，难度相对要小，具备可编程性，灵活度大，可降低开发风险；[开发流程] ASIC开发流程：设计输入/逻辑综合/功能仿真/布图规划/布局布线/参数提取/版图后仿； FPGA开发流程：设计输入/功能仿真/逻辑综合/布局布线/时序仿真/生成下载文件；[代码风格] ASIC：代码最简最省/减少门级数/底层RAM/乘法器/除法器自己设计等； FPGA：RAM/MUL/DPLL等可以直接使用，可大量使用FF等，时钟有专门的时钟BUF来驱动等；第三十四页，共38页。设计流程设计输入功能仿真综合优化布局布线时序仿真下载调试设计修改FPGA的设计是一个迭代过程，主要有以上设计过程；第三十五页，共38页。设计输入 FPGA设计主要有状态机输入、原理图、HDL语言等方式；HDL语言包括verilog、systemvlog、vhdl功能仿真 验证设计时序是否符合要求；工具有modelsim、Activehdl、NC-Verilog/Vhdl、各厂家自带工具等 调用模块行为仿真模型RTL代码testbench文件测试数据功能仿真第三十六页，共38页。综合优化 将设计翻译成门电路、FF、RAM、等功能单元连接的网表；综合工具有：synplifyPro、DCcompile、各厂家自带工具等；RTL代码综合优化调用模块黑盒子EDIF网表HDL网表综合约束第三十七页，共38页。布局布线 把综合得到的网表适配到FPGA器件中，并利用FPGA中布线资源完成各功能单元的连接；时序仿真 将延时信息反注到网表中，再进行仿真，此时的仿真已接近电路的实际工作情况；下载调试 把生成的配置文件下载到FPGA中，进行实际的调试；第三十八页，共38页。FPGA基础知识第一页，共38页。FPGA基础知识第二页，共38页。主要内容器件结构FPGA/CPLDASIC/FPGA软核／硬核设计流程第三页，共38页。器件结构FPGA演变过程E2PROMGALFPGASOPCPROMEPROME2PRO