CPLD电子骰子基础知识讲课文档.ppt

第九章CPLD電子骰子應用電路設計一、CPLD電子骰子應用電路設計二、建立電路圖檔三、CPLD元件與接腳配置四、電路下載燒錄五、功能驗證基本元件原理功能介紹1.正反器(Filp-Flop)2.正反器輸入/輸出真值表3.計數IC7490—計數104.計數IC7492—計數125.CPLD電子骰子電路架構一、CPLD電子骰子應用電路設計具重置與清除之R-S、D、T與J-K型正反器的外觀圖。(a)正緣觸發(＞)與(b)負緣觸發(O＞)(a)(b)正反器(Filp-Flop)正反器輸入/輸出真值表COUNTOUTPUTQDQCQBQA0LLLL1LLLH2LLHL3LLHH4LHLL5LHLH6LHHL7LHHH8HLLL9HLLHResetInputOutputCLRACLRBSET9ASET9BQDQCQBQAXLXLLXLXLXXLXLLXCOUNT計數IC7490—計數10÷2、÷5與÷10電路除2除5除10COUNTOUTPUTQDQCQBQA0LLLL1LLLH2LLHL3LLHH4LHLL5LHLH6HLLL7HLLH8HLHL9HLHH10HHLL11HHLHResetInputOutputCLRACLRBQDQCQBQAXLLXCOUNT計數IC7492—計數12÷2、÷6與÷12電路除2除6除12CPLD電子骰子電路架構D12○D13○D15○D14●D16○D11○D10○D12○D13○D15○D14○D16○D11●D10●1點2點3點4點5點6點D12●D13●D15○D14○D16○D11●D10●D12●D13●D15○D14●D16○D11●D10●D12○D13○D15○D14●D16○D11●D10●D12●D13●D15●D14○D16●D11●D10●D12●D13●D15●D14D16●D11●D10●P40P40P37P36P36P37P39●解題概念題意：輸入訊號以1KHz來控制電子骰子的輸出顯示，當按下CLK-PB1開關時，電子骰子以每隔100mS的時間來顯示1到6的點數，同時在蜂鳴器(Buzzer)上產生500Hz的聲響。已知T=100ms-因為F=1/T=1/(100×10-3)=1/0.1=10Hz，亦即必須由1KHz經除頻產生10Hz，因此需要÷100的電路設計。欲顯示1到6的點數狀態-必須將10Hz分成6種狀態，因此需要÷6的電路。產生500Hz聲響-必須由1KHz經除頻產生500Hz，因此需要÷2的電路。根據上述功能要求進行設計時，可以在已知對照區塊電路配置圖的狀況之下，直接使用參考電路圖，自行設計骰子解碼電路--名為dice元件符號的電路畫出或可依照功能要求自行設計完整電路圖。1KHz÷100÷6÷2500Hz蜂鳴器(Buzzer)dice-骰子解碼電路100mS6種狀態Q1:P36Q2:P37Q3:P39Q4:P40BZ:P20輸入除頻電路dice-骰子解碼輸出P43X0、X1、X2已知電路需自行設計電路骰子電路系統方塊圖二、建立電路圖檔(一)除100、除2與除6電路設計除10=100Hz除100=10Hz除2=500Hz1kHz10Hz除6驅動骰子1kHz驅動蜂鳴器(二)骰子解碼電路設計骰子dice解碼電