《QuartusⅡ集成环境》课件QuartusⅡ集成环境.ppt

4.9QuartusⅡ基于模块化的设计流程图4.117基于模块的设计流程4.9.1渐进式编译完整的渐进式编译是自上而下渐进式编译流程的一部分。完整的渐进式编译是使用以前的编译结果，只重新编译修改过的设计部分，其它部分的编译结果保持不变，因此能够保持设计性能不变，节省编译时间。以下步骤描述了进行完整的渐进式编译的基本流程：进行AnalysisElaboration；将工程的一个或多个实体指定为分区；选定FullIncrementalcompilation作为Incrementalcompilation模式；为分区设置合适的NetlistType，为保持编译和布局结果，将分区的NetlistType设置为Post-Fit；使用TimingClosureFloorplan和LogicLock分配，为每个分区分配一个器件物理位置；进行完整编译(所有分区均被编译)；对设计进行修改；进行渐进式编译，只有改动过的分区才会被重新编译。4.9.2基于LogicLock的设计方法QuartusⅡLogicLock(逻辑锁)功能支持基于模块化的设计流程，允许用户单独设计和优化每个子模块，然后将各模块在顶层设计中进行整合。在这种模块化设计中，只要各子模块具有已寄存的输入和输出，顶层整合后就不会影响各个模块的性能，从而有利于模块的重复使用和复杂工程的团队合作开发，进而使用户能够充分利用资源，缩短设计的周期。LogicLock区域是一种灵活的并且可重复使用的约束，它可以帮助用户提高在目标器件上进行逻辑布局的能力。用户可以将目标器件上物理资源的任意矩形区域定义为一个LogicLock区域，并允许用户单独设计优化和锁定每个模块性能。这些模块在复杂系统中可以保持性能不变，非常适合基于团队的设计方法。另外，用户还可以在其它设计中重用已经优化好的模块而不必再重复此模块的优化工作。如果将某些实体或节点分配给LogicLock区域，则Fitter在适配期间会将这些节点或实体放置在该区域内。LogicLock功能还能够将设计分区分配给器件中的物理位置，作为自上而下、渐进式编译流程的一部分。4.9.3创建LogicLock区域LogicLock区域的定义包括其大小(高度和宽度)和在器件上的位置两方面。用户可以自定义LogicLock区域的大小和位置，也可以由QuartusⅡ软件自动建立大小和位置。(1)建立LogicLock区域方法。用户可以通过点击菜单Assignments→LogicLockRegionsWindow进入LogicLock区域窗口，点击右键出现CreateLogicLockRegion，选中可创建浮动逻辑锁区域，并自动顺序命名出现在LogicLock区域窗口中。但此时没有确定的大小。建立逻辑锁区域的另一种方法，是通过点击菜单Tools→ChipPlanner或芯片编辑器快捷图标，打开芯片编辑器。在芯片编辑器主界面中将芯片视图放大到适当位置，点击工具栏中的按钮或选中菜单View→CreateLogicLockRegion，在芯片平面布局图中拖动鼠标并选择一个区域建立一个确定的LogicLock区域，如图4.118所示。图4.118LgicLock区域4.8SignalTapⅡ逻辑分析仪4.8.1简介SignalTapⅡ逻辑分析仪可以对一个SOPC(可编程片上系统)或FPGA设计进行芯片上的调试。SignalTapⅡ逻辑分析仪是一个系统级调试工具，它通过标准的JTAG接口，能够获取、存储、显示FPGA设计的实时信号。在不需要外部逻辑分析仪和附加I/O引脚的情况下，允许设计人员通过专用的JTAG引脚在系统校验硬件功能。SignalTapⅡ逻辑分析仪帮助设计人员在其系统设计中观察硬件和软件的交互作用。当器件在系统内以系统速率运行时，SignalTapⅡ嵌入式逻辑分析仪可以读取器件内部节点或I/O引脚的状态。SignalTapⅡ嵌入式逻辑分析仪软件可以用在单JTAG链上多器件的环境下，同JTAG链上每个器件的多个逻辑分析宏函数相关联。调试期间所获取的数据将存储在器件的内存中，然后通过USB-Blaster、ByteBlasterMV、ByteBlasterⅡ或者MasterBlaster通信电缆输出至QuartusⅡ软件进行波形显示。在可编程逻辑市场上，SignalTapⅡ逻辑分析仪专用于QuartusⅡ软件，与其它嵌入式逻辑分析仪相比，它支持的通道数多，抽样深度大，时钟速率高。QuartusⅡ4.0及其以后版本提供了图形界面，定义了特定触发条件逻辑，实现更高