《EDA技术及应用—Verilog HDL版》课件第4章.pptVIP

图4.152管脚锁定操作图4.134逻辑综合操作示意图图4.135使用SynplifyPro进行逻辑综合的界面图4.136使用SynplifyPro进行逻辑综合的结果4．工程仿真及分析

ispLEVER可选用软件内嵌的Active-HDL或调用外部的Modelsim等仿真器进行仿真。使用Active-HDL进行仿真，既可以使用波形提供激励，也可以使用测试程序提供激励。

1)使用Active-HDL进行cnt10的波形激励仿真

(1)运行Active-HDL：执行【Tools】→【Active-HDLSimulator】命令，即进入Active-HDL仿真器操作界面，依据提示建立工程，如图4.137～图4.139所示。图4.137Active-HDL仿真——启动Active-HDL图4.138Active-HDL仿真——进行工程设置图4.139Active-HDL仿真——添加源程序(2)编译工程源程序：在Active-HDL仿真器操作界面，执行【Design】→【Compile】/【CompileAll】命令，编译工程源程序，如图4.140所示。图4.140Active-HDL仿真——程序编译(3)仿真初始化：执行【Simulation】→【InitializeSimulation】命令，进行仿真初始化，并根据提示选择仿真的顶层文件。初始化完成后会弹出设计实体的节点，如图4.141所示。图4.141Active-HDL仿真——仿真初始化(4)建立波形文件：包括新建文件、添加波形节点、编辑输入波形等。新建波形文件的方法是执行【File】→【New】→【Waveform】命令，如图4.142所示。添加波形节点的方法是先右点顶层文件，在弹出的子菜单中选择【AddtoWaveform】，如图4.143所示。编辑输入波形的方法是在波形窗口先用鼠标右点需编辑的输入节点，在弹出的操作子菜单中选择【Stimulators】，则进入波形设置对话框，通过选择时钟、函数或输入编码的形式编辑输入波形，如图4.144所示。若是时钟设置，则需设定时钟的频率；若是表达式设置，则需依次设定波形值和产生该值的距计时起点的时间，如经过依次设定，clr的设定表达式为“10?ns，050?ns,

16000?ns”，其含义是clr自计时开始，经过0?ns设定值为1，经过50?ns后设定值为0，经过6000?ns后设定为1；若是输入值设置，则选中信号，输入具体数值即可，如图4.145所示。图4.142Active-HDL仿真——新建波形文件图4.143Active-HDL仿真——添加波形节点图4.144Active-HDL仿真——编辑输入波形图4.145Active-HDL仿真——波形参数设置(5)运行仿真并观察结果：执行【Simulation】→【Run】/【RunUntil】等操作运行仿真，如图4.146所示。执行【Simulation】→【EndSimulation】命令结束仿真。这时可进行仿真结果的观察和分析。图4.147是Active-HDL仿真cnt10的仿真结果。图4.146Active-HDL仿真——运行仿真图4.147Active-HDL仿真——cnt10仿真结果2)使用Active-HDL进行cnt9999的测试程序激励仿真

使用Active-HDL进行仿真时，若使用测试程序提供激励，其仿真过程与使用波形提供仿真激励基本类似，主要区别是在仿真初始化时，选择的顶层程序为仿真测试程序。在建立波形步骤时，只需要建立波形文件和添加节点，而不需要编辑输入波形(因为输入波形是通过测试程序设置的)。图4.148是Active-HDL仿真cnt9999的仿真结果。图4.148Active-HDL仿真——cnt9999仿真结果3)使用Modelsim进行测试程序仿真

执行主菜单下的【Tools】→【ModelSimSimulator】命令，进入ModelSimSimulator，这时可进行行为仿真或时序仿真等操作。下面概要介绍ModelSim的主要使用步骤，更详细的使用可参看4.7节或其他参考书。

(1)新建或打开工程。运行主菜单下的【File】→【New】→【Project…】命令，并依提示建立设计工程。若工程已建立，则运行主菜单下的【File】→【Open】命令，在弹出的文件类型选择窗口选择工程类型及对应的工程名，即可打开工程及有关文件。(2)新建源程序并添加到工程。先运行主菜单下的【File】→【New】→【Source】→【