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以家为家,以乡为乡,以国为国,以天下为天下。——《管子》
贵州大学实验报告
学院:专业:班级
姓名学号实验组
实验时间指导教师成绩
实验项目
4位二进制加减法计数器
名称
实
1.了解二进制加减法计数器的设计,进一步了解,熟悉和掌握quartusII的使用方法
验
2.学习verilogHDL的编程方法
目
3.学会使用vectorwave功能仿真
的
实
验
软件:AlteraQuartusII9.0集成开发环境
仪
器
计数器是数字系统中用得较多的基本逻辑器件,它不仅能记录输入时钟脉冲的个数,还可以实现分频、定
时等功能。
计数器的种类很多,按脉冲方式可以分为同步计数器和异步计数器,按进制可以分为二进制计数器和非二
进制计数器;按计数过程数字的增减,可分为加计数器减计数器和可逆计数器。
实验设计的是一个4位二进制加减法计数器,该计数器可以通过一个控制信号决定计数器时加计数还是减
实
计数,另外,该寄存器还有一个清零输入,低电平有效。还有一个load装载数据的信号输入,用于预置
验
数据,还有一个C的输出,用于计数器的级联。
原
4位二进制加减法计数器功能表
理
RCLKLoadUpdown状态
LxxX置零
HxLX置数
H↑H0减法
H↑H1加法
以家为家,以乡为乡,以国为国,以天下为天下。——《管子》
设计原理框图
从原理图中可见,需要有1bit装载位(load)、1bit清零位(clr)、方向控制位up_down和4bit数据
选择位DIN[3..0]。装载位我们采用SW0,清零位采用SW1,方向控制位为SW2。
SW3-SW6作为数据输入端,LED1-LED4显示数据的输出,LED5为溢出标志位。
编写一个带预置输入,清零输入,可加可减计数器的verilog代码或VHDL代码并仿真,编译下载验证
modulecounter4(load,clr,c,DOUT,clk,up_down,DIN);//定义模块
inputload;//定义输入信号
inputclk;//
wireload;//定义线网型
inputclr;//
wireclr;//
inputup_down;//
wireup_down;//
input[3:0]DIN;//定义4位二进制输入信号
实wire[3:0]DIN;//定义4位二进制线网型信号
outputc;//定义输出信号
验regc;//定义寄存器类型信号
内outp
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