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4.1VerilogHDL的设计思想和可综合特性
4.2组合电路的设计
4.3时序电路的设计
4.4有限同步状态机;4.1VerilogHDL的设计思想和可综合特性;在数字集成电路设计过程中,设计者使用VerilogHDL进行关键性步骤的开发和设计。其基本过程是:先使用VerilogHDL对硬件电路进行描述性设计,再利用EDA综合工具将其综合成一个物理电路,然后进行功能验证、定时验证和故障覆盖验证。
与计算机软件所采用的高级程序语言(C语言)类似,VerilogHDL是一种高级程序设计语言,程序编写较简单,设计效率很高。然而,它们面向的对象和设计思想却完全不同。
软件高级程序语言用于对通用型处理器(如CPU)编程,主要是在固定硬件体系结构下的软件化程序设计。处理器的体系结构和功能决定了可以用于编程的固定指令集,设计人员的工作是调用这些指令,在固化的体系结构下实现特定的功能。;VerilogHDL和VHDL等硬件描述语言对电路的设计是将基本的最小数字电路单元(如门单元、寄存器、存储器等)通过连接方式,构成具有特定功能的硬件电路。在数字集成电路中,这种最小的单元是工艺厂商提供的设计标准库或定制单元;在FPGA中,这种最小的单元是芯片内部已经布局的基本逻辑单元。设计人员通过描述性语言调用和组合这些基本逻辑单元实现特定的功能,其基本的电路是灵活的。
VerilogHDL给设计者提供了几种描述电路的方式。设计者可以使用结构描述方式把逻辑单元互连在一起进行电路设计,也可以采用抽象描述方式对大规模复杂电路进行设计,如对有限状态机、数字滤波器、总线和接口电路的描述等。;由于硬件电路的设计目标是最终产生的电路,因此VerilogHDL程序设计的正确性需要通过对综合后电路的正确性进行验证来实现。逻辑上相同的电路在物理电路中的形式有可能完全不同。对于VerilogHDL程序设计而言,数字电路的描述性设计具有一定的设计模式,这与C语言等高级软件程序设计是不同的。
例4.1-1是对模256(8bit)计数器的两种描述。程序(1)是通常的VerilogHDL对计数器的描述方式,通过改变计数器状态寄存器组的位宽和进位条件,可以实现对不同计数器的硬件电路设计。程序(2)是初学者经常使用的一种错误描述方式,刚开始编写VerilogHDL程序时经常会套用C语言等高级程序设计的模式,这样往往得不到目标数字电路的功能。;VerilogHDL主要用于电路设计和验证,部分语言是为电路的测试和仿真制定的,因此其语言分为用于电路设计的可综合性语言和用于测试仿真的不可综合性语言。对于可综合性语言,EDA综合工具可以将其综合为物理电路,而对于其中的部分语言,EDA工具的综合性很差,设计人员往往得不到与设计思想相符合的物理电路。
在VerilogHDL中,哪些语句能被综合工具支持和具体的综合工具有关,但是绝大多数VerilogHDL语句的可综合性具有普遍性,表4.1-1总结了一般综合工具所共有的支持或不支持VerilogHDL的语法结构。;作为数字集成电路的基础,基本数字逻辑电路的设计是进行复杂电路设计的前提。逻辑电路可以分成两大类:一类是组合逻辑电路,简称组合电路;另一类是时序逻辑电路,简称时序电路。本章将分别从这两种电路的原理和VerilogHDL程序设计方法出发,对数字逻辑电路的基本功能电路进行设计,这也是复杂数字集成电路系统设计的基础。;4.2组合电路的设计;组合电路的特点是电路中任意时刻的稳态输出仅仅取决于该时刻的输入,而与电路原来的状态无关。组合电路没有记忆功能,只有从输入到输出的通路,没有从输出到输入的回路。
组合电路的设计需要从以下几个方面考虑:首先,所用的逻辑器件数目最少,器件的种类最少,且器件之间的连线最简单,这样的电路称为“最小化”电路。其次,为了满足速度要求,应使级数尽量少,以减少门电路的延时;电路的功耗应尽可能地小,工作时稳定可靠。
组合电路的描述方式有四种:真值表、逻辑代数、结构描述、抽象描述。采用VerilogHDL进行组合电路设计主要采用的就是这几种方式。下面结合具体的实例简单介绍这四种描述方式。
;4.2.1数字加法器
数字加法器是一种较为常用的逻辑运算器件,被广泛用于计算机、通信和多媒体数字集成电路中。广义的加法器包括加法器和减法器,在实际系统中加法器的输入通常采用的是补码形式,因此就电路结构而言,加法电路和减法电路是一样的,只不过输入信号采用的是补码输入。
4.2.2数据比较器
数据比较器用来对两个二进制数的大小进行比较,或检测逻辑电路是否相等。数据比较器包含两部分功能:一是比较两个数的大小;二是检测两个数是否一致。
4.2.3数据选择器
数据选择器又称多路选择器(Mul
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