Verilog HDL数字集成电路设计原理与应用（第三版）课件 第8章 System Verilog设计与验证--.pptx

8.1概述

8.2SystemVerilog程序设计语句

8.3基于SystemVerilog的仿真验证

8.4SystemVerilog与C语言接口;8.1概述;8.1.1SystemVerilog语言的发展

由OVI(OpenVerilogInternational)和VI(VHDLInternatioanl)两个国际标准化组织合作成立的Accellera组织一直致力于推出用于系统级芯片设计和验证的语言。2002年6月，Accellera发布了第一个SystemVerilog语言标准。最初在基于Verilog-2001扩展的开发过程中，新加入的这些语言被称为“Verilog++”，但最后决定命名为“SystemVerilog3.0”。从名称可以看出，它不是一种完整的独立语言，是VerilogHDL的扩展，因而它被认为是Verilog的第三代语言(Verilog-95是第一代，Verilog-2001是第二代)。SystemVerilog3.0在IEEE1364-2001Verilog的基础上添加了高级的Verilog和“C”数据类型，对于设计和验证来说，这是向前迈进了重要的一步，同时扩展了Verilog可综合性语言结构并支持在更高层次上构建硬件模型。;2003年5月，Accellera发布SystemVerilog3.1标准，该版本主要是扩展了大量的验证结构。它添加了C++风格的“类”构造、属性、继承，增加了允许约束随机验证的功能，有增强的SystemVerilog断言子集，添加了FunctionalCoverage子集等。

Accellera通过与主要的EDA公司密切合作，继续完善SystemVerilog3.1标准，如Synopsys向SystemVerilog项目提供验证技术，包括基于Vera、OpenVera断言的测试台构造，VCSDirectC模拟C/C++接口，一个覆盖应用程序的编程接口等。2004年5月，Accellera批准了SystemVerilog的最终草案，并将它命名为SystemVerilog3.1a。

2004年6月，Accellera将SystemVerilog3.1a标准提交给IEEE标准协会，希望SystemVerilog作为扩展集添加到下一版本的IEEEVerilog1364标准中。然而，最终IEEEVerilog标准委员会决定不将SystemVerilog合并到Verilog1364标准中，而给它一个新的标准编号1800。2005年11月，IEEE1800-2005SystemVerilog标准正式向公众发布。;2009年，IEEE1800-2005SystemVerilog与IEEE1364-2005Verilog标准合并，作为IEEE1800-2009SystemVerilog标准发布。同时，IEEE终止了旧的Verilog-1364标准，“Verilog”的名称正式被“SystemVerilog”替代。

面对硬件设计和验证难度的不断增加，SystemVerilog标准也在不断发展，以跟上时代的步伐。2012年发布了IEEE1800-2012SystemVerilog标准，增加了设计和验证增强功能。2017年发布了IEEE1800-2017SystemVerilog标准，此版本并未在2012版标准中添加任何新的语言功能，仅修正了2012版标准中的勘误表，并增加了对语言语法和语义规则的澄清。表8.1-1列出了SystemVerilog标准发展的主要历程。;8.1.2SystemVerilog语言架构

SystemVerilog是一种系统级的硬件描述语言，它建立在VerilogHDL的基础上，同时结合了VHDL、C/C++以及验证平台语言和断言语言，它是一种多语言的组合。得益于多个EDA公司的捐赠，SystemVerilog语言在VerilogHDL基础上主要扩展的组件包括：

·SUPERLOG扩展合成子集(SUPERLOGESS)，来自Co-DesignAutomation公司；

·OpenVERA验证语言，来自Synopsys公司；

·PSL断言，来自IBM公司(最初为Sugar断言)；

·OpenVERAAssertions(OVA)，来自Synopsys公司；

·VCSDirectC模拟C/C++?接口和覆盖应用程序编程接口(API)，来自Synopsys公司；

·独立编译和?$readmem扩展，来自Mentor公司；

·联合和高级语言特性，来自BlueSpec公司。

上述这些扩展组件和Ver