项目二组合逻辑电路.pptVIP

T触发器又称计数型触发器。将JK触发器的J、K两个端连接在一起作为一个输入端就构成了T触发器。T触发器的逻辑电路及逻辑符号分别如图所示。(a)T触发器电路(b)上升沿触发(c)下降沿触发T触发器具有的逻辑功能是：“保持”和“翻转”。Qn+1=TnQn+T触发器的特性方程T＇触发器的特性方程Qn+1=nD触发器又称为延时触发器或数据锁存触发器，在数字系统中应用十分广泛，它可以组成锁存器、寄存器和计数器等。较简单的D触发器是在同步RS触发器的基础上增加一个非门构成的逻辑电路(b)逻辑图形符号抢答器开关及编码电路，如图2-71所示。每路都有一个抢答按纽开关，并对应有VD1～VD12中的编码，例如，第三路开关SB3按下时，通过2只二极管，加到CD4511的BCD码输入端为“0011”。如果按下某一路抢答开关，电路不显示或显示错误，只要检查与之相对应的那组二极管，看是否接反或损坏。抢答器开关及编码电路（2）抢答器锁存控制电路，如图2-72所示。由VT、VD13、VD14及电阻器R7、R8组成。当抢答器按钮开关都没有按下时，则于BCD码输入端都有接地的电阻，所以BCD码输入端为“0000”输出端d为高电平，输出端g为低电平。通过对0～9这10个数的分析我们可以看出只有在数字“0”时，d端为高电平，同时g端为低电平。此时通过锁存控制电路使CD4511第5脚上的电压为低电平。这种状态下的CD4511没有锁存，允许BCD码输入。。当SB1~SB8中的任意一个开关按下时，输出端d为低电平，或输出端g为高电平。这两种状态必有一个存在，或都存在。这时CD4511的第5脚为高电平。例如，SB1首先按下，那输出端d为低电平，三极管VT基极为低电平，集电极为高电平，通过二极管VD13使CD4511第5脚为高电平，这样CD4511中的数据受到锁存，使后边再从BCD码输入端送来的数据不再显示。而只显示第一个由SB1送来的信号，即“1”。又如SB5首先被按下，这时立即显示“5”，同时由于输出端为高电平，通过二极管VD14使CD4511第5脚为高电平，电路受到锁存，封锁了后边接着而来的其他信号。电路锁存后，抢答器按纽均失去作用。抢答器锁存控制电路译码驱动及显示电路译码驱动及显示电路，如图2-73所示。CD4511是输出高电平有效的现实译码器,因而LED显示应选共阴极的数码显示。且由于LED的电流较小，因此在数码显示器前必须加限流电阻。解锁电路解锁电路，如图2-74所示。当触发锁存电路被锁存后，若要进行一下轮的重新抢答，则只需要按下复位开关SB9，清除锁存器内的数值，使数字显示熄灭以下，然后恢复为“0”状态，CD4511的第5脚为低电平为了进行下一轮工作，这时SB1～SB8均应在开路状态，不能闭合。其它组合逻辑电路如半加器和全加器。一、半加器1．所谓半加，就是只求本位的和，暂不管低位送来的进位数，即：A+B半加和。0+0=00+1=11+0=11+1=10半加器真值表被加数加数进位位本位和ABCS000001011001111001由此得出半加器的真值表：其中，A和B是相加的两个数，S是半加和数，C是进位数。由真值表可写出逻辑式：024．由逻辑式就可画出逻辑图，如图2-80所示，由一个“异或”门和一个“与”门组成部分。半加器逻辑图及其逻辑符号全加器当多位数相加时，半加器可用于最低位求和，并给出进位数。第二位的相加有两个待加数Ai和Bi，还有一个来自后面低位送来的进位数Ci-1。这三个数相加，得出本位和数（全加和数）Si和进位数Ci。全加器的真值表见表2-29。AiBiCi-1CiSi0000000101010010111010001101101101011111全加器的逻辑图和图形符号假如有多路信息需要通过一条线路传输或多路信息需要逐个处理，这时就要有一个电路，它能选择某个信息而排斥其它信息，这就称作数据选择。如4选1数据选择器能够实现从多路数据中选择一路进行传输的电路称为数据选择器。如图2-82和图2-83所示，4选1数据选择器是从四路数据中，选择一路进行传输。为达到此目的，必须由两个选择变量进行控制，A0和A1即为两个选择输入端，D0~D3为四个数据输入端，Y为输出端。在实际电路中加有使能端（又称选通端），只有时，才允许有数据输出，否则输出始终为0。数据选择器图2-824选1