高速展频锁相环时钟的研究与设计.pdf

摘要

在多功能的片上系统（SoC）模块中，脉冲峰值会产生电磁干扰（EMI），从频谱的角度

来看，在一个信号周期内，其信号频谱与该脉冲的峰值频谱几乎完全重叠，因此产生了EMI

问题。展频时钟技术能够压制住高次谐波的能量，有效削弱EMI，使同一电磁环境中的各种

设备都能正常工作。

本文设计了一款2.4GHz频率的高速展频锁相环时钟。主要工作包括：（1）确定了整体

的架构，并在高速展频时钟降低EMI的应用背景下，得出了锁相环的性能指标。锁相环采用

Simulink进行了行为级建模，建立了模块的线性模型，完成系统的功能验证。（2）设计了自

适应频率校准模块（AFC）、Σ-Δ调制器模块和锁定检测三个数字模块，AFC模块基于二分频

率搜索法来满足锁相环中对控制字的校准的需求，锁定检测电路帮助确定相位误差的瞬时值

和确认锁相环是否完成锁定。（3）提出了一种带有移相功能的三阶MASH结构的Σ-Δ调制

器，通过将三个低阶误差反馈结构级联，将低频处的量化噪声迁移至高频来减小低频量化噪

声，同时改进Σ-Δ调制器增加移相功能来调节锁相环的相位。（4）设计了一种基于LC的交

叉耦合振荡器，该振荡器电路采用温度补偿结构，用开关电容和可变电容进行粗调和细调，

通过改变温度补偿的可变电容值来保证频率覆盖范围的连续性。（5）设计了一种TSPC4/5预

分频器，采用了3个TSPCDFF和模式控制逻辑组成，相较传统结构而言能够降低功耗损失。

本文所设计的锁相环采用的是SMIC55nmIP6MCMOS工艺，对整个锁相环进行了系统

仿真和流片验证。在电源电压为1.2V下，时钟输入频率20MHz，时钟输入方波的占空比

50%，锁定时间小于50μs，在1MHz频偏处的相位噪声为-110dBc/Hz，锁相环芯片面积是

0.37mm2，实际输出频率在2.3GHz~3.2GHz。

关键词:锁相环，展频时钟，压控振荡器，自动频率校准

I

Abstract

Inthemultifunctionalsystemonchip(SOC)module,thepulsepeakwillproduceelectromagnetic

interference(EMI).Fromtheperspectiveofspectrum,inasignalcycle,thesignalspectrumalmost

completelyoverlapswiththepeakspectrumofthepulse,sotheEMIproblemoccurs.Thespread

frequencyclocktechnologycansuppresstheenergyofhigh-orderharmonics,effectivelyweaken

EMI,andmakeallkindsofequipmentinthesameelectromagneticenvironmentworknormally.

Inthisthesis,a2.4GHzhigh-speedspread-spectrumPLLclockisdesigned.Themainwork

includes:(1)theoverallarchitectureisdetermined,andtheperformanceindexofPLLisobtained

undertheapplicationbackgroundofhigh-speedspreadspectrumclocktoreduceEMI.ThePLLuses

Simulinktoconductbehaviorlevelmodeling,establishthelinearmodelofthemodule,andcomplete

thefunctionalverificationofthes