VHDL语言的数据类型课件.pptVIP

*VHDL語言的數據類型VHDL數據對象（DataObjects）Constantwidth:integer:=7;ConstantVcc:REAL:=5.0;ConstantD2:Std_Logic_Vector(widthDownto0):=”0000”;不能在程式中改變；增強程式的可讀性，便於修改程式；常量的使用範圍取決於其定義位置，可在Library、Entity、Architecture、Process中進行定義，其有效範圍也相應限定。1、常數（Constant）定義格式為： Constant常數名：數據類型：=運算式；2、信號信號數據對象，代表電路內部線路，其在元件之間起互連作用，沒有方向性，可給它賦值，也可當作輸入。定義格式為：Signal信號名：數據類型[：=設定值]；如：SignalA:Std_logic_vector(3Downto0):=“0000”;注意：設定的初始值在綜合時沒有用，只是在仿真時在開始設定一個起始值。信號賦值語句的語法格式為：目標信號名=運算式（設定值）；A=“1010”VHDL數據對象（DataObjects）3、變數變數是一個局部量，用於對中間數據的臨時存儲，並不一定代表電路的某一硬體，沒有物理意義。定義格式為： Variable變數名：數據類型[：=設定值]；如：Variablea:integer:=0;變數賦值語句的語法格式為： 目標變數名:=運算式（設定值）；如：a:=bandc;VHDL數據對象（DataObjects）信號、變數、常數對比一、定義Signalclk:std_logic;Variabledata:std_logic_vector(7downto0);Constantwidth:integer:=7;二、賦值方式clk=‘1’；（非立即）data:=“1010”;（立即）三、定義區域信號：實體、結構體、程式包變數：進程、副程式常數：實體、結構體、程式包、塊、進程、副程式四、適用範圍信號：實體、結構體、程式包變數：定義了變數的進程、副程式的順序語句中常數：視其定義的位置而定若常數定義在實體中，適用範圍是實體所對應的所有結構體。若常數定義在結構體中，適用範圍就是本結構體。信號、變數、常數對比信號賦值（非立即）信號和變數賦值區別舉例Architectureabcofexampleissignaltmp:std_logic;Beginprocess(a,b,c)begintmp=a;x=candtmp;tmp=b;y=candtmp;endprocess; Endabc;變數賦值（立即）ArchitectureabcofexampleisBeginprocess(a,b,c)variabletmp:std_logic;begintmp:=a;x=candtmp;tmp:=b;y=candtmp;endprocess; Endabc;執行結果：x=candby=candb執行結果：x=canday=candbVHDL數據類型1、邏輯數據類型（1）布爾代數（Boolean）型定義位置：在std庫的standard程式包中進行定義。取值：FALSE，TRUE（2）位（Bit）定義位置：在std庫的standard程式包中進行定義。取值：0，1（低電平，高電平）（3）位向量（Bit_Vector）定義位置：在std庫的standard程式包中進行定義。SignalA:bit_vector(0to7);SignalB:bit_vector(7downto0);A=;B=;VHDL數據類型位向量是基於“位”數據類型的數組A(7)=0A(6)=1A(5)=0A(4)=1A(3)=0A(2)=0A(1)=0A(0)=0B(7)=0B(6)=0B(5)=0B(4)=0B(3)=1B(2)=