CPLD和FPGA的基本结构课件.pptVIP

*CPLD和FPGA的基本結構一、CPLD性能特點CPLD-----複雜可編程邏輯器件（ComplexProgrammableLogicDevice）1、可多次編程、改寫、擦除2、採用CMOSEPROM、EEPROM、FLASH和SRAM等編程技術3、I/O端數和內部觸發器多達數百個，集成度遠高於PAL和GAL4、內部延時與器件結構和邏輯連接等無關，容易消除競爭和冒險5、有多加密位，防止非法抄襲6、採用分區陣列結構，每區相當於一PAL或GAL7、基於乘積項（Product-Term)的PLD結構二、LATTICE公司的ispLSI1032的結構和特點ispLSI1032是ispLSI1000系列中容量中等的器件，具備5V的在系統編程能力。1.ispLSI1032的主要特點：集成密度為6000等效門，192個寄存器；是電擦寫CMOS（EEPROM）器件；有84個引腳，其中64個是I/O引腳，8個是專用輸入引腳；最大工作頻率fmax=125MHz。2.ispLSI1032的結構框圖——引腳圖3.ispLSI1032的結構框圖——功能框圖1)集總佈線區GRP（GlobalRoutingPool）該區位於晶片的中央，其任務是將所有片內邏輯聯繫在一起2)萬能邏輯塊GLB（GenericLogicBlock）GLB位於GRP的兩邊，每邊8塊，共32塊每個GLB由與陣列、乘積項共用陣列、四輸出邏輯宏單元和控制邏輯組成。GLB結構GLB結構GLB的與陣列有18個輸入端，其中16個來自集總佈線區GRP，2個由I/O單元直通輸入。每個GLB有20個與門，形成20個乘積項，再通過4個或門輸出。4輸出宏單元有4個觸發器，可被組態為組合輸出或寄存器輸出（通過編程組態）。3)輸入輸出單元IOC（InputOutputCell）輸入輸出單元IOC是功能框圖最外層的小方塊，共64個（IN0~IN63）。該單元有輸入、輸出和雙向I/O三類組態。可通過對控制輸入輸出三態緩衝器的使能端編程來選擇4)輸出佈線區ORP（OutputRoutingPool）輸出佈線區ORP是介於GLB和IOC之間的可編程互連陣列；ORP的輸入是8個GLB的32個輸出端；ORP的輸出有16個，分別與該側的16個IOC相連；通過對ORP編程，可以將任一個GLB輸出靈活地送到16個I/O端的任何一個；在ORP的旁邊還有16條通向GRP的匯流排，I/O單元可以使用，GLB的輸出也可以通過ORP使用它，從而方便地實現了I/O端複用的功能和GLB之間的互連。時鐘分配網路CDN

（ClockDistributionnetwork）CDN的輸入信號由四個專用輸入端Y0、Y1、Y2、Y4有提供；CDN的輸出有五個，其中CLK0、CLK1、CLK2提供給GLB，IOCLK0和IOCLK1提供給I/O單元；時鐘專用GLB（B0）的四個輸出送至CDN，以建立用戶定義的內部時鐘電路。6)大塊結構（Megablock）ispLSI1032採用了一種分塊結構，每8個GLB連同對應的ORP、IOC等構成一個大塊。此外，每個大塊中還包括2個專用輸入端，僅供本大塊內的GLB使用，靠軟體自動分配。ispLSI1032共有4個大塊。三、isp器件的編程1.條件：PC機、ISP編程電纜、ISPDownload軟體。微機ispDOWNLOADSoftware（Isp下載軟體）ISP器件系統電路板ispDOWNLOADCable（Isp下載電纜）2.編程介面：串行數據輸入SDI（SerialDataIn）；串行數據輸出SDO（SerialDataOut）；串行時鐘SCLK（SerialClock）；模式選擇Mode；整個晶片的使能端ispEN。當ispEN引腳加高電平時，器件處於正常模式。當ispEN引腳加低電平時，器件處於編程狀態，所有I/O端的三態緩衝電路皆被禁止而處於高阻狀態，從而割斷了晶片與外電路的聯繫，避免了編程晶片與外電路的互相影響。在系統編程介面——串行菊花鏈方式：ispLSI1032ispGDS在系統可編程數字開關ispGALispLSISDOSDIMODESCLKispEN5線ISP編程介面四、Altera公司的MAX7128S的結構Altera公司的MAX7000系列器件採用多陣列矩陣結構，由邏輯陣列塊LAB、I/