基于探测器成像系统的列级SAR_SS混合架构模数转换器的研究.pdfVIP

摘要

摘要

目前，二维材料因其具备优异的光电特性和单原子或单分子的结构特征，使其

广泛应用于光电检测和成像领域中。由于二维材料探测器输出信号微弱，使得以二

维材料探测器阵列为核心的成像系统在实际应用中面临诸多挑战，如成像精度、读

出电路速度等。因此，本文从读出电路的量化速度、功耗、面积等角度综合考虑，

设计一种适合其读出的12位列级模数转换器（ADC），本文工作如下：

（1）针对列并行ADC进行研究与分析，传统单斜坡ADC（SSADC）的面积

小、结构简单；逐次逼近型ADC（SARADC）的量化速度快、功耗低。通过建模

仿真发现，随着量化位数N增加，SSADC量化速度降低，而SARADC电容阵列

面积变大。为减小电路尺寸和提升量化速度，本文提出12位列并行单端SAR/SS

混合架构的ADC。

（2）在MATLAB中对SAR/SS混合架构ADC进行行为级仿真，经过建模和

结果分析，所提出的架构模型在理论上可行。12位SAR/SS混合架构ADC由电容

型数模转换器（DAC）、SAR/SS逻辑电路、斜坡发生器、比较器、计数器等电路模

块构成。在该结构中，SARADC与SSADC复用一个比较器和电容阵列模块以进

一步降低面积和功耗。采用高低双时钟10M/20M控制量化过程，加快量化速度。

其中，粗量化阶段由7bitSARADC完成、细量化阶段由5bitSSADC完成。因

此，与传统12位SARADC相比，电容阵列版图面积降低了68.75%；而与传统的

12位SSADC相比，量化速度提高了98%。同时，引入相关双采样技术降低噪声

和失调的影响、提升电路稳定性。

（3）在55nmCMOS工艺下，对精度为12bit、采样率为285kS/s的列并行单

端SAR/SS混合架构ADC进行前仿真。结果表明在引入1位冗余位后，SAR/SS

ADC的有效位数（ENOB）从9.685bit提升到11.47bit，信噪比（SNR）也从60.07

dB提升到70.82dB，微分非线性误差（DNL）和积分非线性误差（INL）分别为

+0.63/-0.48LSB和+0.29/0.98LSB。该ADC完成一次量化的时间为3.5us、功耗为

18uW，其中斜坡发生器功耗0.268mW，能够满足分辨率为1024H×960V、帧频60

fps的探测器阵列读出。最后，基于单个二维材料偏振探测器搭建了偏振识别显示

系统，为列级SAR/SSADC应用于阵列型偏振探测器以实现偏振成像提供理论基

础和实践经验。

关键词：图像传感器，二维材料探测器阵列，列并行ADC，SAR/SS混合架构ADC

I

ABSTRACT

ABSTRACT

Currently,two-dimensionalmaterialshavegarneredconsiderableattentioninthe

fieldofphotoelectricdetectionandimagingowingtotheoutstandingphotoelectric

propertiesandstructuralcharacteristicswithsingleatomsormolecules.However,dueto

theweakoutputsignalof2Dmaterialdetectors,theimagingsystemsbasedon2D

materialsdetectorarraysfacesnumerouschallengesinpracticalscenarios,su