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嵌入式硬件工程师笔试题（附答案）

一、模拟电路基础

1.简述PN结正向偏置与反向偏置时的电流特性，并解释其物理机制。

答案：PN结正向偏置时，外电场方向与内建电场相反，削弱内建电场，使多数载流子（P区空穴、N区自由电子）的扩散运动增强，形成较大的正向电流（毫安级），且电流随正向电压指数增长。反向偏置时，外电场加强内建电场，多数载流子扩散被抑制，少数载流子（P区自由电子、N区空穴）的漂移运动主导，形成很小的反向饱和电流（微安或纳安级），当反向电压超过击穿电压时，反向电流剧增（齐纳击穿或雪崩击穿）。

2.如图所示（注：假设为典型共发射极放大电路），已知三极管β=100，VCC=12V，RB=240kΩ，RC=3kΩ，RE=1kΩ（无旁路电容），计算静态工作点IBQ、ICQ、VCEQ，并分析RE对电路性能的影响。

答案：静态时电容视为开路，基极偏置电压VBB≈VCC×RB/(RB+?)（注：原题若为固定偏置电路则无RE分压，此处假设为分压式偏置）；若为固定偏置，IBQ=(VCC-VBE)/RB≈(12-0.7)/240k≈47μA；ICQ=β×IBQ≈4.7mA；VCEQ=VCC-ICQ×(RC+RE)=12-4.7m×(3k+1k)=12-18.8=-6.8V（不合理，说明假设错误）。正确应为分压式偏置：设上偏电阻Rb1=？，下偏电阻Rb2=？（题目未明确，修正为典型固定偏置无RE时）：IBQ=(12-0.7)/240k≈47μA，ICQ=4.7mA，VCEQ=12-4.7m×3k=12-14.1=-2.1V（饱和，说明RB过小）。实际应调整RB使VCEQ≈VCC/2。RE的作用是引入电流串联负反馈，稳定静态工作点（温度升高→IC↑→VE↑→VBE↓→IB↓→IC↓），同时增大输入电阻，减小电压放大倍数。

3.设计一个基于LM358的同相比例放大电路，要求放大倍数为10倍，输入电阻≥100kΩ，画出电路原理图并标注关键参数。

答案：同相比例放大电路中，放大倍数Av=1+Rf/R1=10，故Rf=9R1。输入电阻由同相端决定，理论上运放同相输入阻抗极高，实际需在同相端接平衡电阻R2=R1∥Rf≈(R1×9R1)/(R1+9R1)=0.9R1。为满足输入电阻≥100kΩ，取R1=10kΩ，则Rf=90kΩ，R2=9kΩ（或R1=11kΩ，Rf=99kΩ，R2≈9.9kΩ）。电路结构：输入信号接同相端，反相端通过R1接地，Rf跨接输出端与反相端，电源±12V（或单电源+12V，需设置偏置）。

二、数字电路与逻辑设计

4.分析图中（假设为74HC00组成的环形振荡器）电路的振荡频率，已知每个门的传输延迟时间tpd=10ns，画出输出波形并标注周期。

答案：环形振荡器由奇数个非门级联构成正反馈，振荡周期T=2×n×tpd（n为门数）。若为3级非门（74HC00含4个与非门，用3个门接成非门），则n=3，T=2×3×10ns=60ns，频率f=1/T≈16.67MHz。输出波形为方波，占空比约50%（实际因门电路延迟一致性略有偏差）。

5.用3线-8线译码器74HC138和最少的逻辑门设计一个全加器，写出设计过程并画出逻辑图。

答案：全加器输入为A（被加数）、B（加数）、Cin（低位进位），输出为S（和）、Cout（进位）。真值表：

ABCin|SCout

000|00

001|10

010|10

011|01

100|10

101|01

110|01

111|11

74HC138的输出Y0~Y7对应输入A2A1A0=000~111时的低电平有效。S的最小项为m1,m2,m4,m7，即S=Y1’+Y2’+Y4’+Y7’=(Y1Y2Y4Y7)’；Cout的最小项为m3,m5,m6,m7，即Cout=Y3’+Y5’+Y6’+Y7’=(Y3Y5Y6Y7)’。因此，用两个与非门分别连接对应输出端即可实现S和Cout。

6.简述I2C总线的时序特性，包括起始/停止条件、应答信号、数据有效性规定。

答案：I2C总线时序特性：

-起始条件：SCL高电平期间，SDA由高变低；

-停止条件：SCL高电平期间，SDA由低变高；

-数据有效性：SCL高电平期间，SDA必须保持稳定（数据有效）；SCL低电平期间，SDA可变化（数据准备）；

-应答信号：主机发送8位数据后，拉低SCL，从机在第9个时钟周期拉低SDA（应答）或保持高（非应答），主机释放SCL完成应答检测。

三、嵌入式系统与接口技术

7.简述STM32F103系列微控制器的