(7) 2.5 单片机时钟产生器模块（PLL）.pptVIP

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2025-11-17 发布于湖南
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CollegeofCommunicationEngineering,JilinUniversity2.5时钟产生器模块

2CollegeofCommunicationEngineering,JilinUniversity2.5时钟产生器模块——锁相环模块作用：可以提高总线频率—若晶振为16M—不使用锁相环：总线频率为8M—使用锁相环：总线频率可为40MHz方法：通过以下锁相环模块的寄存器设置—锁相环控制寄存器（PLLCTL）—时钟合成寄存器（SYNR）—时钟分频寄存器（REFDV）—时钟产生模块的标志寄存器（CRGFLG）—时钟选择寄存器（CLKSEL）—后分频寄存器（POSTDIV）

3CollegeofCommunicationEngineering,JilinUniversity1、时钟分频寄存器REFDV（$35）REFFRQ[1..0]:与参考时钟有关001-2M012-6M106-12M1112M以上REFDIV[5..0]:分频因子，有效值为0~63。2.5时钟产生器模块——寄存器

4CollegeofCommunicationEngineering,JilinUniversity2、时钟合成寄存器SYNR（$34）synthezizerVCOFRQ[1..0]:压控振荡器VCO的增益00VCO频率32-48M01VCO频率48-80M10保留11VCO频率80-120MSYNDIV[5..0]:锁相环时钟倍频数，有效值为0~63。2.5时钟产生器模块——寄存器

5CollegeofCommunicationEngineering,JilinUniversity3、后分频寄存器POSTDIVPOSTDIV[4..0]:后分频因子。注意：POSTDIV为默认时（后四位全0），fvco=fpll。2.5时钟产生器模块——寄存器

6CollegeofCommunicationEngineering,JilinUniversity4、时钟产生模块的标志寄存器CRGFLG（$37）clockandresetgenerationLOCK:锁相环锁定标志，从外部晶振频率时钟切换到VCO时钟时需要查看该标志是否由0变为1。1时钟频率已稳定，锁相环频率已锁定0时钟频率未稳定，锁相环频率未锁定2.5时钟产生器模块——寄存器

7CollegeofCommunicationEngineering,JilinUniversity5、时钟选择寄存器（CLKSEL）（$39）PLLSEL:选定锁相环位BusClock＝fPLLCLK/20BusClock＝fOSCCLK/22.5时钟产生器模块——寄存器

8CollegeofCommunicationEngineering,JilinUniversity6、锁相环控制寄存器（PLLCTL）（$3A）phase—locked—loopCME:时钟监控允许位1允许0禁止PLLON:锁相环电路允许位1允许0禁止2.5时钟产生器模块——寄存器

9CollegeofCommunicationEngineering,JilinUniversityvoidpllclk(void)//外部时钟16MHz，锁相环时钟80MHz，总线时钟为40MHz{SYNR=0x53;//PLLCLK=2*fosc*(SYNDIV+1)/(REFDIV+1)REFDV=0x07