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·6O·《测控技术／2ol1年第30卷第9期

IPSec加密芯片中AES加密核的设计与FPGA实现

周洁，慕德俊，宋利军

(西北工业大学自动化学院，陕西西安710072)

摘要：为了提高IPSec加密芯片中AES加密核的数据处理速度，提出一种AES算法的FPGA改进结构。

在对AES算法分析的基础上，优化了列混合运算模块，降低系统硬件资源消耗；提出两级内部流水结

构，进一步缩短关键路径，提高系统运行时钟频率。仿真和实测结果表明：优化后AES核可以稳定3-作

于100MHz，吞吐量提高为原来的1．5倍，达到1．24Gb／s，显著提高了IPSec协议的处理速度，可满足千

兆以太网加解密传输需求。

关键词：IPSee；AES；FPGA；两级流水线；列混合

中图分类号：TP309．7文献标识码：A文章编号：1000—8829(2011)09—0060—04

DesignandFPGAImplementationofAESEncryptionChipforIPSec

ZHOUJie，MUDe-jun，SONGLi-jun

(SchoolofAutomation，NorthwesternPolytechnicalUniversity，Xi’an710072，China)

Abstract：Animprovedhardwareunitbasedonfieldprogrammablegatearray(FPGA)isproposedtopromote

processingspeed．ThemixcolumnmoduleisoptimizedbasedontheanalysisofAESandthesystemhardware

resourcesarereduced．Moreover，two-stagepipelineisbuilt．Therefore，keyrouteissho~enedfurther．Thesim—

ulationandtestresultsshowthatAEScorecouldoperatestablyat100MHzandthroughoutrateincreasesby

50％，reaching1．24Gb／s．ProcessingspeedoftheIPSecisimprovedgreatly，whichcanmeetdatatransmitting

requirementonGigabitEthemet．

Keywords：IPSec；AES；FPGA；two--stagepipeline；mix-·columns

IPSec(internetprotocolsecurity)协议提供网络层面积，但是处理一个分组占用时钟多，处理速度不高；

(IP)的安全服务，在诸多领域有着非常广泛的应用前而流水线结构具有多数据并发处理，大吞吐量的优点。

景。但是，网络带宽的不断提高和IPSec协议带入的因此，笔者将基本循环迭代结构与流水线结构相

加密认证等计算密集性任务，使得IPSec网络服务器、结合，将一个AES轮运算拆成两级内部流水以缩短设

路由器、网关等设备的处理眭能大大降低。因此，迫切计关键路径，同时对AES算法中影响运算速度的关键

需要硬件实现这些加密认证过程。模块进行优化设计，进一步提高了运算速度。优化设

AES算法是IPSec协议所规定的一种常用加解密计结果表明：流水线吞吐量提高为原来的1．5倍。

算法j。其硬件实现方法主要有以下3种|2]：①循

1AES加解密模块的FPGA实现

环展开结构；②基本循环迭代结构；③流水线结构。

循环展开结构占用硬件资源多，尤其是全展开结构，占AES算法中行移位和轮密钥加只是简单的字节

用资源最多，系统时钟长，不利于硬件实现；而基本循