电子行业先进封装解芯片难题：封装摩尔时代的突破.pptxVIP

电子/行业深度报告

2025年12月26日

封装摩尔时代的突破

-先进封装解芯片难题

行业评级：增持

摘要

•什么驱动重心向先进封装领域倾斜？先进制程的成本呈现指数型增长，先进制程的“边际效益”下降（即随着关键尺寸微缩带来的边际成本下降）。一片2nm芯片的设计成本约7.25亿美元，是65nm芯片的25倍。此外，在CapEx方面，工厂建设和设备投入也观察到同样的现象，建造一座5纳米芯片制造厂所需的投资，是建造20纳米工厂的5倍。

•从芯片设计及制造领域而言，芯粒及高端先进封装的组合可实现“混合制程”+缩短上市时间+可复用+良率改善。芯粒（Chiplet）基于需求考虑不同工艺，比如CPU需要较高性能选择3nm工艺，而I/O或模拟电路则可以使用成熟制程。再者，开发新产品可以复用此前IP，不需要整片IC设计，缩短研发周期及设计成本，并且能够实现独立验证。性能/瓦/美元（Perf/Watt/Dollar）综合来看，大芯片+3D堆叠更适合用于中小系统，而随着系统复杂度提升，“Smalldiewithbetteryield”，即通过芯粒+3D堆叠的方式在大规模系统中性能/瓦/美元优势明显。

•在单芯片原始计算性能方面，AI专用芯片（ASIC）弱于AIGPU。然而，即使是GPT-4这样的大语言模型也无法在单一芯片上运行。并且要达到与AIGPU相当的性能水平，ASIC需要构建比GPU集群更大规模的AI专用芯片集群。先进封装通过芯粒+异构实现更大面积拓展，这种可扩展性正是AI数据中心在控制成本的同时最大化性能的关键所在。在控制成本的同时，通过Chiplets+大中介层来突破尺寸限制，从而将AI加速器“做大做强”。光刻机的reticle（掩模版曝光视场）决定了单颗裸片在一次曝光里能做多大；超过这个面积就很难用传统单芯片（monolithicdie）继续变大。

•先进封装的技术演进核心是互连I/O数量与带宽密度持续上升：第一代以高密度电子互连为主，从Si-Interposer、RDL-Interposer到EMIB/Co-EMIB（叠加TSV），再到中介层与桥接器等形态，在微凸块/微铜柱基础上实现从存内堆叠到存算堆叠与算算堆叠的更高集成。随着间距继续缩小，混合键合（HybridBond）成为提升互连密度与能效的关键。进入第二代，封装不再只通过电连接，而是把光互连引入封装体系（FiberOptic+电子互连），面向“未来封装＝小芯片（Chiplets）+异构集成+光学I/O”的方向演进，以支撑AI时代更高的互连I/O需求并缓解带宽与功耗瓶颈。

•硅桥封装技术是一种2.5D解决方案，用于替代硅中介层技术。其核心是将一个或多个硅桥集成在特定的封装基板（可由不同材料制成）或模塑中介层中，以确保两个或多个芯片之间的互连。硅桥可以封装在基板上或内以及模塑体内，各公司工艺略有差异。嵌入式把硅桥放在基板腔体里再做布线，硅桥与基板过渡更像同一平面系统。而将硅桥封装在模塑体内，其布线密度要高于基板的方案。

•制约2.5D互连密度的主要由三个因素构成：焊料桥接（SolderBridging）风险、金属间化合物（IntermetallicCompounds,IMC）、底部填充（Underfill）工艺的挑战。通过直接键合（DirectBonding）和混合键合（HybridBonding）实现“去焊料化”从而实现互连密度提升是3D封装的关键。混合键合技术通过在原子尺度上实现电介质与金属的直接连接，消除了焊料层，从而将互连间距从微米级（20μm）推升至10μm。

•W2W、D2W、Co-D2W：W2W是指将两整片晶圆（通常均为300mm规格）进行整面对准、键合，随后进行减薄、TSV露头及切割的工艺流程。这是目前混合键合技术中最成熟、应用最广泛的形态；D2W是将经过测试、切割后的独立裸片（KGD），逐个拾取并以高精度键合到目标晶圆（TargetWafer）的特定位置上,是实现高性能异构集成的方案。Co-D2W是一种折衷方案，旨在结合W2W的高效率和D2W的KGD优势，将KGD集体排放后同时键合，提高D2W吞吐。

•先进封装市场方面，2024年中国先进封装市场约967亿元，占全球市场规模的30.95%，随着AI对高性能算力芯片的需求，预计2029年中国半导体先进封装测试市场将达到1888亿元，2024-2029年年复合增速达14.30%，2029年预计中国先进封测市场将占全球市场规模36%。从单位封装成本来看，不含基板价值量中由于使用Si中介