《数字电路的分析与实践》课件——时序逻辑电路的设计.pptxVIP

任务5.1时序逻辑电路的设计

时序逻辑电路的设计概述 时序逻辑电路的设计目录

一、时序逻辑电路的设计概述 概念设计和分析互为逆过程。设计是指根据具体逻辑问题，设计出实现这一逻辑功能要求的电路，并要求电路最简。最简标准：触发器和门电路数目最少，其输入端最少。

一、时序逻辑电路的设计概述 步骤(1)逻辑抽象，得出原始状态转换图(表)。(2)状态化简。(3)状态分配。(4)选定触发器类型，求出输出方程，状态方程(次态方程)和驱动方程。(5)根据求出的输出方程和驱动方程画出逻辑电路图。(6)检查设计的逻辑电路是否具有自启动能力。若不能自启动应采取措施解决。

一、时序逻辑电路的设计概述 步骤选择触发器状态编码状态化简由给定的逻辑功能求出原始状态图或表确定输出方程及触发器的激励方程画逻辑电路图并检查自启动能力时序逻辑电路的设计步骤

二、时序逻辑电路的设计用下降沿触发的JK触发器设计同步8421BCD码的十进制加法计数器(1)根据设计要求，作出状态转换图依题意，十进制计数器需要用十个状态来表示。十个状态循环后回到初始状态。设这十个状态为SO、S1、S2、···、S9。S1S?S9

二、时序逻辑电路的设计用下降沿触发的JK触发器设计同步8421BCD码的十进制加法计数器(2)选择触发器的类型、个数以及进行状态分配。①选择所用触发器的类型和个数。选择JK触发器，因为状态数N=10,所以取触发器个数n=4。②状态分配采用8421BCD码。共有十个状态，分别为SO=0000,S1=0001,……,S9=1001。1010～1111六个状态可作为任意项处理。

二、时序逻辑电路的设计用下降沿触发的JK触发器设计同步8421BCD码的十进制加法计数器③列出状态转换真值表现态次态时钟Q?Q?2。”Q3Q2”+Q.#Q。”+1CP0000000110001001020010001130011010040100010150101011060110011170111100081000100191001000010Q”

(3)求出三个向量方程①画次态卡诺图Q:“)QQQQ0001111000010101010111×××× 1000×× 二、时序逻辑电路的设计用下降沿触发的JK触发器设计同步8421BCD码的十进制加法计数器e:“)Q“Q”QQ0001111000000001001011××××1010××0000100111××××00××00011110011110

二、时序逻辑电路的设计用下降沿触发的JK触发器设计同步8421BCD码的十进制加法计数器(3)求出三个向量方程①由次态卡诺图可得状态方程Q。”+1=Q。”Qn+1=QQ。+Q?Q?Q。”Q?n+1=Q?Q。+Q?Q+Q?QQ。=Q?Q?+Q。”)+Q?QQ。Q?+1=Q?”Q。”+Q?Q?QQ。

二、时序逻辑电路的设计用下降沿触发的JK触发器设计同步8421BCD码的十进制加法计数器②将以上触发器的状态方程与JK触发器特性方程比较，可得各触发器的驱动方程J?=1,K?=1J?=Q?Q。J?=Q?Q。=K,K?=Q,J?=Q?QQK?=Q。

二、时序逻辑电路的设计用下降沿触发的JK触发器设计同步8421BCD码的十进制加法计数器(4)由驱动方程画出逻辑电路图FF1J1KRoFF?1J1KRoFF?1Jc11KRpFF?1J1K1-CP一Q?2.Q?RD-Q1

二、时序逻辑电路的设计用下降沿触发的JK触发器设计同步8421BCD码的十进制加法计数器(5)检查电路的自启动能力。由次态卡诺图可知该电路具有自启动能力。(6)画状态转换图Q2?2e.1110-11-00100011011)0101)01100001000(01110101100

设计和分析互为逆过程。设计是指根据具体逻辑问题，设计出实现这一逻辑功能要求的电路，并要求电路最简。最简标准：触发器和门电路数目最少，其输入端