CN112750700B 高电子迁移率晶体管及其制作方法 （联华电子股份有限公司）.docxVIP

(19)国家知识产权局

(12)发明专利

(10)授权公告号CN112750700B(45)授权公告日2024.01.30

(21)申请号201911044101.8

(22)申请日2019.10.30

(65)同一申请的已公布的文献号申请公布号CN112750700A

(43)申请公布日2021.05.04

(73)专利权人联华电子股份有限公司地址中国台湾新竹市

(72)发明人李凯霖李志成陈威任

(74)专利代理机构北京市柳沈律师事务所

11105

专利代理师陈小雯

(51)Int.CI.

HO1L21/335(2006.01)

HO1L29/778(2006.01)

HO1L29/40(2006.01)

(56)对比文件

CN105655395

CN103187436

CN105895680

US2006102929

审查员赖淑妹

权利要求书2页

A,2016.06.08

A,2013.07.03A,2016.08.24

A1,2006.05.18

说明书4页附图3页

(54)发明名称

高电子迁移率晶体管及其制作方法

(57)摘要

CN112750700B本发明公开一种高电子迁移率晶体管及其制作方法，其中该制作高电子迁移率晶体管(highelectronmobilitytransistor,HEMT)的方法为，首先形成一缓冲层于一基底上，然后形成一阻障层于该缓冲层上，形成一硬掩模于该阻障层上，去除该硬掩模以形成一凹槽暴露出该阻障层，去除该凹槽旁的该硬掩模以形成一第二

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CN112750700B权利要求书1/2页

1.一种制作高电子迁移率晶体管(highelectronmobilitytransistor,HEMT)的方法，其特征在于，包含：

形成缓冲层于基底上；

形成阻障层于该缓冲层上；

形成硬掩模于该阻障层上；

仅去除该硬掩模以形成第一凹槽暴露出该阻障层；

去除该第一凹槽旁的该硬掩模以形成第二凹槽，其中该第二凹槽的底部暴露出剩余该硬掩模；以及

形成P型半导体层于该第一凹槽以及该第二凹槽内。

2.如权利要求1所述的方法，其中该第一凹槽连接该第二凹槽。

3.如权利要求1所述的方法，其中该第一凹槽底部低于该第二凹槽底部。

4.如权利要求1所述的方法，其中该P型半导体层包含L形。

5.如权利要求1所述的方法，另包含：

形成源极电极以及漏极电极于该第一凹槽两侧；

形成该P型半导体层；以及

形成栅极电极于该P型半导体层上。

6.如权利要求1所述的方法，另包含：

去除该硬掩模以形成该第一凹槽以及第三凹槽于该第一凹槽一侧；以及

形成该P型半导体层于该第一凹槽、该第二凹槽以及该第三凹槽内。

7.如权利要求6所述的方法，其中该第一凹槽连接该第二凹槽以及该第三凹槽。

8.如权利要求6所述的方法，其中该第一凹槽底部低于该第二凹槽底部以及该第三凹槽底部。

9.如权利要求6所述的方法，其中该P型半导体层包含T形。

10.如权利要求1所述的方法，其中该P型半导体层包含P型氮化镓。

11.一种高电子迁移率晶体管(highelectronmobilitytransistor,HEMT),其特征在于，包含：

缓冲层，设于基底上；

阻障层，设于该缓冲层上；

P型半导体层，设于该阻障层上，其中该P型半导体层包含L形；

栅极电极，设于该P型半导体层上；

源极电极以及漏极电极，设于该栅极电极两侧的该缓冲层上；以及

硬掩模，设于该阻障层上并环绕该P型半导体层以及该栅极电极，其中该硬掩模包括L形凹槽。

12.如权利要求11所述的高电子迁移率晶体管，其中该硬掩模设于该P型半导体层下方。

13.如权利要求11所述的高电子迁移率晶体管，其中该P型半导体层包含：

第一部分，设于该阻障层上；以及

第二部分，设于该硬掩模上。

14.如权利要求13所述的高电子迁移率晶体管，其中该第一部分连接该第二部分。

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