CN113838921B 一种三维沟槽电荷存储型igbt及其制作方法 （电子科技大学）.docxVIP

(19)国家知识产权局

(12)发明专利

(10)授权公告号CN113838921B(45)授权公告日2023.04.25

(21)申请号202111117622.9

(22)申请日2021.09.23

(65)同一申请的已公布的文献号申请公布号CN113838921A

(43)申请公布日2021.12.24

(73)专利权人电子科技大学

地址611731四川省成都市高新区(西区)

西源大道2006号

(72)发明人张金平朱镕镕涂元元李泽宏张波

(74)专利代理机构成都点睛专利代理事务所(普通合伙)51232

专利代理师霍淑利

(51)Int.CI.

HO1L29/06(2006.01)

HO1L29/423(2006.01)

H01L29/739(2006.01)

HO1L21/28(2006.01)

HO1L21/331(2006.01)

(56)对比文件

CN105702739A,2016.06.22

CN109037312A,2018.12.18

CN110137249A,2019.08.16

CN111785778A,2020.10.16

US2009057713A1,2009.03.05WO2016014224A1,2016.01.28

审查员颜琳淑

权利要求书3页说明书12页附图14页

(54)发明名称

一种三维沟槽电荷存储型IGBT及其制作方法

(57)摘要

CN113838921B本发明涉及一种三维沟槽电荷存储型IGBT及其制作方法，属于功率半导体器件技术领域。本发明在传统沟槽电荷存储型IGBT的基础上引入与发射极金属等电位的分离栅电极和P型埋层，通过电荷补偿有效消除N型电荷存储层对器件击穿特性的不利影响，同时可以减小导通压降，改善了正向导通压降Vceon和关断损耗Eoff之间的折中关系。本发明在沿Z轴方向上引入分离栅电极使栅电极间隔式分布，减小沟道密度，同时寄生PMOS的开启对NMOS沟道具有电势钳位的效果，从而可以减小饱和电流、获得更宽的短路安全工作区(SCSOA)。另外，本发明有效的减小栅电容和栅电荷，从而提高了器件的开关速度，

CN113838921B

CN113838921B权利要求书1/3页

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1.一种三维沟槽电荷存储型IGBT,以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其特征在于，其元胞结构包括：沿Y轴方向，从下至上依次层叠设置的背部集电极金属(11)、P型集电区(10)、N型场阻止层(9)和N-漂移区(8);沿X轴方向，在N-漂移区(8)的顶层具有侧面相互接触的P型埋层(12)和沟槽结构；沿Y轴方向，所述P型埋层(12)的顶层具有从下至上依次层叠设置的N型电荷存储层(6)和P型基区(5);沿Z轴方向，在P型基区(5)的顶层具有侧面相互接触的N+发射区(3)和P+发射区(4),且所述N+发射区(3)与所述P+发射区(4)相间式分布；

沟槽结构的深度大于P型埋层12的结深，所述沟槽结构包括栅电极(71)、栅介质层(72)、分离栅电极(73)和分离栅介质层(74);沿Z轴方向，所述栅电极(71)在所述分离栅电极(73)的顶层间隔式分布，所述栅电极(71)的长度小于或等于位于相邻栅电极(71)之间的所述分离栅电极(73)的长度，且栅电极(71)下表面的深度大于P型埋层(12)的结深，小于分离栅电极(73)下表面的深度；所述栅电极(71)和所述分离栅电极(73)通过所述栅介质层(72)相隔离；所述栅电极(71)与所述N+发射区(3)、P型基区(5)、N型电荷存储层(6)、P型埋层(12)以及N-漂移区(8)通过所述栅介质层(72)相连；所述分离栅电极(73)下表面的深度大于所述P型埋层(12)的结深；所述分离栅电极(73)与所述P+发射区(4)、P型基区(5)、N型电荷存储层(6)、P型埋层(12)以及N-漂移区(8)通过所述分离栅介质层(74)相连；所述分离栅介质层(74)的厚度大于或等于所述栅介质层(72)的厚度；

所述N+发射区(3)和P+发射区(4)上还具有发射极金属(1),所述分离栅电极(73)与所述发射极金属(1)等电位。

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