CN113838917B 一种三维分离栅沟槽电荷存储型igbt及其制作方法 （电子科技大学）.docxVIP

(19)国家知识产权局

(12)发明专利

(10)授权公告号CN113838917B(45)授权公告日2023.03.28

(21)申请号202111116191.4

(22)申请日2021.09.23

(65)同一申请的已公布的文献号申请公布号CN113838917A

(43)申请公布日2021.12.24

(73)专利权人电子科技大学

地址611731四川省成都市高新区(西区)

西源大道2006号

(72)发明人张金平朱镕镕涂元元李泽宏张波

(74)专利代理机构成都点睛专利代理事务所(普通合伙)51232

专利代理师霍淑利

(51)Int.CI.

HO1L29/06(2006.01)

HO1L29/423(2006.01)

HO1L29/739(2006.01)

H01L21/28(2006.01)

HO1L21/331(2006.01)

(56)对比文件

CN110491937A,2019.11.22CN110444471A,2019.11.12

CN108346701A,2018.07.31

CN112271214A,2021.01.26CN104658901A,2015.05.27

审查员穆晓龄

权利要求书3页说明书12页附图15页

(54)发明名称

一种三维分离栅沟槽电荷存储型IGBT及其制作方法

(57)摘要

CN113838917B本发明涉及一种三维分离栅沟槽电荷存储型IGBT及其制作方法，属于功率半导体器件技术领域。本发明在传统的CSTBT基础上引入P型埋层和与发射极金属等电位的分离栅电极，通过电荷补偿有效的消除N型电荷存储层的掺杂浓度对器件击穿特性的影响，同时可以通过提高N型电荷存储层的掺杂浓度来减小导通压降。本发明将栅电极和分离栅电极放置在同一个沟槽中，并使栅电极沿Z轴方向间隔式排列，一方面可以减小沟道密度，另一方面可以在元胞中形成寄生PMOS结构，有利于减小饱和电流密度，改善短路安全工作区；同时减小栅电容和栅电荷，降低器件开关损耗，进而改善正向导通压降Vceon和关断损耗Eoff

CN113838917B

A

CN113838917B权利要求书1/3页

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1.一种三维分离栅沟槽电荷存储型IGBT,以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其特征在于，其元胞结构包括：沿Y轴方向，从下至上依次层叠设置的背部集电极金属(11)、P型集电区(10)、N型场阻止层(9)和N-漂移区(8);沿Z轴方向，在N-漂移区(8)的顶层具有间隔式分布的P型埋层(12),沿X轴方向，在N-漂移区(8)上具有侧面相互接触的N型电荷存储层(6)和沟槽结构，且所述P型埋层(12)上具有所述N型电荷存储层(6);沿Y轴方向，所述N型电荷存储层(6)的顶层具有P型基区(5);沿Z轴方向，在P型基区(5)的顶层具有侧面相互接触的N+发射区(3)和P+发射区(4),且所述N+发射区(3)与所述P+发射区(4)相间式分布；

所述沟槽结构的深度大于所述P型埋层(12)的结深，所述沟槽结构包括栅电极(71)、栅介质层(72)、分离栅电极(73)和分离栅介质层(74);沿Z轴方向，所述栅电极(71)在所述分离栅电极(73)的顶层间隔式分布，且栅电极(71)的深度大于P型基区(5)的结深，小于N型电荷存储层(6)的结深；所述栅电极(71)和所述分离栅电极(73)通过所述栅介质层(72)相隔离；所述栅电极(71)与所述N+发射区(3)、P型基区(5)以及N型电荷存储层(6)通过所述栅介质层(72)相连；所述分离栅电极(73)下表面的深度大于所述P型埋层(12)的结深；所述分离栅电极(73)与所述P+发射区(4)、P型基区(5)、N型电荷存储层(6)、P型埋层(12)以及N-漂移区(8)通过所述分离栅介质层(74)相连；所述分离栅介质层(74)的厚度大于或等于所述栅介质层(72)的厚度；

所述N+发射区(3)和P+发射区(4)上还具有发射极金属(1),所述分离栅电极(73)与所述发射极金属(1)等电位。

2.一种三维分离栅沟槽电荷存储型IGBT,以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器